硬件设计零星知识点：06 LVDS、PECL、CML接口电平

一、LVDS

LVDS（Low-Voltage Differential Signaling，低压差分信号），用于低压差分信号点到点的传输，速率最高到3.125Gbps的场景，具有以下三大优点：

信号摆幅小，功耗低。一般负载阻抗为100Ω 的差分线上，电流不会超过4mA。此特征使LVDS适合做并行传输。
信号的电平很低，可以在2.5V的低电压下工作。
LVDS输入信号电压可以从0V~2.4V 变化，单端信号摆幅为400mV，这样允许共模电压从0.2V到2.2V范围变化，也就是说，LVDS允许驱动器和接收器两端地电势有±1V的落差。

1.1 输出结构

LVDS的输出结构如下图所示，四个晶体管构成H桥，每次开启对管，电路差分阻抗为100Ω，电流源<4mA.

下表总结了MAXIM公司的LVDS输入与输出技术指标，需要重点关注的有：

输出高电平，最大值：1.475V
输出低电平，最小值：0.925V
输出差分电压，250mV~400mV
输出电压偏移量，1.125V~1.275V
差分输出阻抗，80Ω~120Ω
差分输入阻抗 ，85Ω~115Ω，典型值100Ω

1.2 输入结构

LVDS的输入结构如下图所示：

IN+和IN-之间输入差分阻抗为100欧；
为适应共模电压宽范围内的变化，输入级还包括一个自动电平调整电路，该电路将共模电压调整为一固定值；
该电路后面是一个施密特触发器 。施密特触发器为防止不稳定，设计有一定的滞回特性，施密特后级是差分放大器。

为了避免差分线上的干扰造成错误的电平波动，导致误码，建议做一些抗干扰设计，方法如下图所示。

在终端电阻R(100Ω)上端和下端分别接上上拉电阻R1 和下拉电阻R2 ，这样可以保证接口在没有工作的时候，接收端的电平被钳位在高电位，防止误触发。

R1和R2的计算方法

假设在不使用的时候，要抑制的噪声电平为25mV (也就是电阻R上的电压)。则有如下的计算公式

同时我们取共模电平为中间值1.25V，得到如下公式

联立两式得到：R1=8.25K ；R2=4.95K

不过，MAXIM推荐的阻值没有那么大，只有100欧上下。如下图所示。

二、CML

CML(Current-Mode Logic），电流模式逻辑是一个相对简单的接口，主要特点有：

它的输入与输出的匹配集成在芯片内部，基本不需要外部端接，从而使单板硬件设计更简单、更简洁。
它的差分信号摆幅可以达到800mV。
50Ω背向终端匹配减小了背向反射，从而降低了高频失真，更适合于在高的频段工作。

2.1 输出结构

CML的输出结构如下图所示。CML的差分对的集电极电阻为50Ω，输出信号的高低电平切换是通过共射极差分对的开关控制的，每次只导通其中的一个。恒流源典型值为16mA。

2.1.1 直流耦合

在直流耦合时，恒流源16mA的电流流过50Ω的电阻 ，产生0.4V的压降 。因此，CML单端输出（OUT+或OUT-）为VCC~(VCC-0.4V)，在这种情况下，差分摆幅为800mV。

当差分输出为"1"时， V d i f f 1 = ( O U T + ) − ( O U T − ) = V C C − ( V C C − 0.4 V ) = 0.4 V V_{diff1}=(OUT+)-(OUT-)=V_{CC}-(V_{CC}-0.4V)=0.4V Vdiff1=(OUT+)−(OUT−)=VCC−(VCC−0.4V)=0.4V。
当差分输出为"0"时， V d i f f 2 = ( O U T + ) − ( O U T − ) = ( V C C − 0.4 V ) − V C C = − 0.4 V V_{diff2}=(OUT+)-(OUT-)=(V_{CC}-0.4V)-V_{CC}=-0.4V Vdiff2=(OUT+)−(OUT−)=(VCC−0.4V)−VCC=−0.4V。
所以差分摆幅为 V d i f f 1 − V d i f f 2 = 0.4 V − ( − 0.4 V ) = 0.8 V V_{diff1}-V_{diff2}=0.4V-(-0.4V)=0.8V Vdiff1−Vdiff2=0.4V−(−0.4V)=0.8V。

2.1.2 交流耦合

当CML输出采用交流耦合至50Ω负载 ，即表现为在差分对中间连接一个100Ω电阻 ，同样，差分对中的三极管只能导通一个。

当Q2导通、Q1不通时，电路等效为R1和RL串联，然后和R2并联。两个支路的总电流为16mA ，支路的电流和该支路的电阻成反比，所以R2的支路电流为：

16 m A × 50 Ω + 100 Ω 50 Ω + 50 Ω + 100 Ω = 12 m A 16mA\times{\frac{50Ω+100Ω}{50Ω+50Ω+100Ω}}=12mA 16mA×50Ω+50Ω+100Ω50Ω+100Ω=12mA

所以：

B点的电压为： V B = V C C − 12 m A × 50 Ω = V C C − 0.6 V V_B=V_{CC}-12mA \times 50Ω=V_{CC}-0.6V VB=VCC−12mA×50Ω=VCC−0.6V。
A点的电压为： V A = V C C − 4 m A × 50 Ω = V C C − 0.2 V V_A=V_{CC}-4mA \times 50Ω=V_{CC}-0.2V VA=VCC−4mA×50Ω=VCC−0.2V。
差分输出电压为： V d i f f 1 = ( V C C − 0.2 V ) − ( V C C − 0.6 V ) = V C C + 0.4 V V_{diff1}=(V_{CC}-0.2V)-(V_{CC}-0.6V)=V_{CC}+0.4V Vdiff1=(VCC−0.2V)−(VCC−0.6V)=VCC+0.4V。

当Q1导通、Q2不通时，电路等效为R2和RL串联，然后和R1并联。两个支路的总电流为16mA ，支路的电流和该支路的电阻成反比。

所以R1的支路电流为：

16 m A × 50 Ω + 100 Ω 50 Ω + 50 Ω + 100 Ω = 12 m A 16mA\times{\frac{50Ω+100Ω}{50Ω+50Ω+100Ω}}=12mA 16mA×50Ω+50Ω+100Ω50Ω+100Ω=12mA

所以：

A点的电压为： V A = V C C − 12 m A × 50 Ω = V C C − 0.6 V V_A=V_{CC}-12mA \times 50Ω=V_{CC}-0.6V VA=VCC−12mA×50Ω=VCC−0.6V。
B点的电压为： V B = V C C − 4 m A × 50 Ω = V C C − 0.2 V V_B=V_{CC}-4mA \times 50Ω=V_{CC}-0.2V VB=VCC−4mA×50Ω=VCC−0.2V。
差分输出电压为： V d i f f 2 = ( V C C − 0.6 V ) − ( V C C − 0.2 V ) = V C C − 0.4 V V_{diff2}=(V_{CC}-0.6V)-(V_{CC}-0.2V)=V_{CC}-0.4V Vdiff2=(VCC−0.6V)−(VCC−0.2V)=VCC−0.4V。

在这种情况下， V d i f f 1 − V d i f f 2 = ( V C C + 0.4 V ) − ( V C C − 0.4 V ) = 0.8 V V_{diff1}-V_{diff2}=(V_{CC}+0.4V)-(V_{CC}-0.4V) =0.8V Vdiff1−Vdiff2=(VCC+0.4V)−(VCC−0.4V)=0.8V，差分输出信号摆幅同样为800mV 。

2.2 输入结构

CML接口的输入电路就是一对射极跟随器后跟一个差分放大器，射极跟随器起到隔离，增加驱动能力的作用，上拉的50Ω电阻是为了保证与前级输出电路形成阻抗匹配。

以MAX3831为例，CML的数据规格如下表所示。

三、PECL

PECL由ECL标准发展而来，但在PECL电路中省去了负电源，只使用正电源，较ECL电路更方便使用。PECL信号的摆幅相对ECL要VCC小，这使得该逻辑更适合于高速数据的串行或并行连接。PECL 标准最初由 Motorola 公司提出，经过很长一段时间才在电子工业领域推广开。

输出结构

PECL 电路的输出结构下图所示，

包含一个差分对和一对射随器。输出射随器工作在正电源范围内，其电流始终存在，这样有利于提高开关速度。
标准的输出负载是接50Ω至VCC-2V的电平上，如下图所示，在这种负载条件下，OUT+与 OUT-的静态电平典型值为VCC-1.3V，OUT+与OUT-输出电流为14mA。
PECL 结构的输出阻抗很低，典型值为4~ 5 Ω，这表明它有很强的驱动能力，但当负载与 PECL 的输出端之间有一段传输线时，低的阻抗造成的失配将导致信号时域波形的振铃现象。

输入结构

PECL 输入结构如下图所示，它是一个具有高输入阻抗的差分对。该差分对共模输入电压需偏置到(VCC-1.3V)，这样允许的输入信号电平动态范围最大。Maxim 公司的高频通信产品有两种形式的PECL输入结构：一种是片内带有偏置电路(如 MAX3885)；另一种是片内不含偏置电路(如 MAX3867、MAX3675)。对于第二种情况，需要外加直流偏置。

在+5.0V 和+3.3V 供电系统中，PECL 接口均适用，+3.3V 供电系统中的 PECL 常被称作低压 PECL (LVPECL)。在使用 PECL 电路时要注意加电源去耦电路，以免受噪声的干扰，另外，PECL 输出采用交流还是直流耦合对负载网络的形式将会提出不同的要求。

四、三种接口的通信速率规格

LVDS Owner's Manual Design Guide, 4th Edition

(2 条消息) 大厂都用的"时钟高速接口"，全网最全解析(LVDS,CML,LVPECL接口) - 知乎

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