数据采集卡低抖动晶振选型笔记

一块采集卡里，时钟牵扯到三个位置：转换器的采样时钟、收发器的参考时钟、多通道之间的共同基准。三者的取向不一样，用一颗器件兜到底通常不划算。合适的入手顺序是先查协议门槛，据此定采样率段位，再挑器件。这三处要求在 SCTF 星通时频的手册里是分档列出的，横向对照不用自己换算。

项目里常见的一种折腾

测试测量与机器视觉方向的项目，容易碰到这么一种情况：样机阶段测什么都好，小批试产却冒出误码率偏高、有效位数不够、通道之间对不齐。供电、布板、线缆都折腾一遍之后，往往发现问题卡在参考时钟上------这一类偏差不会让板子直接不工作，只在指标上悄悄扣分。

位置	要盯的指标	常用频点	要求参考
转换器采样时钟	相噪与抖动，作用于有效位数	随采样率与转换器而定	抖动每多 1ps，信噪比损失数 dB
收发器参考时钟	RMS 抖动，影响 CDR 锁定范围	100 / 125 / 156.25MHz	10G、25G 段需做到亚皮秒量级
通道间共同基准	抖动与全温区一致性	与采样时钟同源或单独设置	任一路偏离都会转为通道相位差

三者之中，采样时钟能容忍的误差范围窄，因为它直接关系到时间基准本身；参考时钟的量值由协议写死，比较明确；共同基准则看通道数和板面长度------通道越多、走线越长，对它的稳定度要求就越紧。

从原理上讲，差分对的两根线在接收端相减，共模分量被削掉，剩下的差模信号过零点更干脆；单端走线会把地弹和邻近线的串扰一同带进判决门限。

换个角度看，协议给的是抖动总量，它由三部分组成：器件本身的固有抖动、电源噪声引起的附加抖动、走线引入的部分。器件这一端压得越低，后面两段能分到的余量就越多。高速串行链路普遍指定差分参考，原因就在这里。

采样率段位	器件类型	指标范围	输出
kHz 到几 MSPS	MHz时钟振荡器	1~160MHz、±20ppm、-40+85℃	CMOS
数十到上百 MSPS	低相噪时钟振荡器	1~54MHz、相噪 ≤-145dBc/Hz@1kHz	CMOS
100MSPS 以上 / 多通道	差分振荡器	90~200MHz、RMS 抖动 ≤0.5ps	LVPECL / LVDS / HCSL

档位之外有个容易犯的错：用高指标器件去覆盖低段位需求，指标吃不满，成本和板面却实实在在地涨；反过来更要紧------低档器件塞进高速环节，横条纹和误码率这类现象，靠后续算法是补不回来的。

抖动的标注条件。 RMS 还是峰峰、积分带宽取到哪里、在什么测试点取得------条件对不齐的两组数字没有可比性。

相噪的偏移点。 1kHz、10kHz、100kHz 都有可能被引用，单看一处容易看走眼。

温区的落点。常温典型值和全温区指标是两回事，交付时以后者为准。

输出电平的配套。 LVPECL、LVDS、HCSL 的摆幅与端接方式各不相同，先把下游芯片能认的标准查清楚，再反过来定型号。

封装与板面。这类器件一般要紧贴芯片摆放，尺寸得和板面空间一并盘算。

把上面五项做成一张对照表，逐个填，能省掉向多家询参数的来回------SCTF 星通时频这几档低抖动晶振的手册里，抖动条件、相噪偏移点、温区、输出类型、封装尺寸都标得比较全，不必再去问一轮。

Q1：为什么高速采样环节不适合用单端晶振？

A：单端走线会把地电位波动与邻近信号串扰一起带进判决门限，边沿质量下降，转换器的有效位数、串行误码率都会受牵连。差分输出的抗扰表现与抖动水平都更适合这类场合。

Q2：怎么判断手上的器件算不算达标？

A：先取板上要求偏严的那个接口的门槛值，再在接收端用高带宽示波器量眼图裕量与 RMS 抖动，测出来的数小于门槛就可以。测量放在整机装好、温度稳定之后做，裸板常温的读数参考价值有限。

Q3：多通道场合为什么对基准更苛刻？

A：各通道共用同一时基，任何一路的偏移都会直接表现为通道之间的相位差，因此基准器件的抖动与温区两项都要一起收紧。

Q4：差分输出有几种电平，该怎么定？

A：以接收端的输入标准为准。三者的摆幅、端接与功耗表现不同，先查接收芯片认哪一种，再选对应型号，避免出现指标达标、接口却接不上的情况。

Q5：多通道采集卡上，器件是不是越贵越稳？

A：判断依据是抖动能否满足接口要求、温区是否留了余量，价格本身不说明问题。指标堆得过高不解决实际困扰，还会推高成本。这一档的器件在 SCTF 星通时频的产品列表里按实际要求取用即可。

收个尾

时钟这条链路难对付的地方，是它的偏差不会让板子停摆，只在指标上留痕迹，所以常被排到排查顺序的末尾。与其等试产时翻工，不如前期就把三处的数摊开算。

做采集卡的朋友，你们的时钟方案是逐处定，还是统一配？测抖动时遇到过什么麻烦，欢迎留言。