数字ic设计

【个人笔记】如何使用Verdiverdi [option] & 打开verdi ；& 表示后台工作；option有这些：-f code_file 直接选择code文件；

【个人笔记】VCS工具与命令是什么？VCS (Verilog Compiler Simulator) 是synopsys的verilog 仿真软件，竞品有Mentor公司的Modelsim、Cadence公司的NC-Verilog、Verilog—XL.

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【IC设计】跨时钟异步处理系列——单比特跨时钟如图所示，第一行是脉冲信号，第二行是慢时钟域的时钟。如果从快时钟域要同步一个脉冲信号到慢时钟域，容易出现上升沿没有采样到脉冲信号的情况。

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【IC设计】牛客网-序列检测习题总结两种方法：法一、用寄存器维护一个存储序列的寄存器法二、用状态机来做这里我用寄存器来做。通过计数器进行分组序列检测，每组判断一次注意点：

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【IC设计】Verilog线性序列机点灯案例(四)（小梅哥课程）声明：案例和代码来自小梅哥课程，本人仅对知识点做做笔记，如有学习需要请支持官方正版。Verilog线性序列机点灯案例（一） Verilog线性序列机点灯案例（二） Verilog线性序列机点灯案例（三） Verilog线性序列机点灯案例（四）

【数字IC设计/FPGA】FIFO与流控机制流控，简单来说就是控制数据流停止发送。常见的流控机制分为带内流控和带外流控。一般来说，每一个fifo都有一个将满阈值afull_value（almost full）。当fifo内的数据量达到或超过afull_value时，将满信号afull从0跳变为1。上游发送模块感知到afull为1时，则停止发送数据。在afull跳变成1后，fifo需要能够缓存路径上的data以及上游发送模块停止发流之前发出的所有data。这就是fifo的流控机制。下图是fifo流控机制的示意图。如下图所示，数据data和有效信号v

【数字IC/FPGA】Verilog中的force和release在Verilog中，将force用于variable会覆盖掉过程赋值，或者assign引导的连续（procedural assign）赋值，直到release。下面通过一个简单的例子展示其用法：加法器代码