fir滤波

s090713610 个月前
算法·fpga开发·xilinx·ip core·fir滤波
Xilinx FPGA使用 FIR IP 核做匹配滤波时如何减少DSP使用量在 Xilinx FPGA 中使用 FIR IP 核做 LFM 匹配滤波（Matched Filter） 时，FIR 阶数往往非常高（几百到几千 taps），直接实现会占用大量 DSP48 乘法器。为了降低 FIR 使用的乘法器数量，可以从 结构、系数、采样率、算法 四个方面入手。
我是有底线的