sva

liuluyang53013 天前
fpga开发·sva
SV中|-＞ 和 |=＞的区别与关系在 SystemVerilog 断言（SVA）中，|-> 和 |=> 都是蕴含操作符，用于连接前提条件（antecedent）和后续条件（consequent）。它们的核心区别在于检查后续条件的起始时间点。
liuluyang53014 天前
fpga开发·sva
SV中#和##的区别与用法在 SystemVerilog 中，# 和 ## 都是用于延迟的操作符，但它们的使用场景和延迟基准完全不同：
我是有底线的