技术栈
wire reg
liuluyang530
3 小时前
sv
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wire reg
SystemVerilog 类中能否定义 wire 和 reg？
不能。 SystemVerilog 的 class 中不允许定义 wire 和 reg 类型变量。SystemVerilog 的数据类型分为两大阵营：
我是有底线的