技术栈
riscv设计
upper2020
21 天前
fpga开发
·
riscv
·
riscv设计
·
btb
·
分支预测
从零开始设计riscv cpu记录之七
对应的代码:要注意:表格中的index是逻辑抽象出来的,并没有物理结构,只是为了展示BTB有多少项复位后数组的初始状态是:valid=0, tag=0, target=0x0
upper2020
25 天前
学习
·
fpga开发
·
coremark移植
·
riscv设计
coremark移植坑之-nostartfiles -nostdlib参数
> 想象你买了一套毛坯房(裸机芯片),里面什么都没有——没有地板、没有水电、没有天然气。现在你想直接搬进去住(运行 CoreMark 程序)。
我是有底线的