tiadc

FPGA工程笔记14 天前
rfsoc·tiadc·rfsoc 48dr·offset mismatch·background cal
RFSoC 10GS/s 交织 ADC 的 Offset 失配校准：为什么平均算法会把 2.5GHz 信号一起消掉？本项目使用 Xilinx RFSoC 48DR Gen3 开发板。ADC 配置为：两路 ADC 的采样点交织关系可以简单表示为：
FPGA工程笔记20 天前
fpga·adc·ema·rfsoc·tiadc·offset校准·滑动平均
从1024点滑动平均到EMA：双路5GS/s ADC Offset校准的FPGA工程实现项目里有两路独立的5GS/s ADC：FPGA工作时钟为：每路数据宽度256bit，一个采样点16bit，因此每拍包含：
我是有底线的