基于多帧累加平均的图像传感器暗电流抑制方法与 FPGA 实现CMOS 图像传感器存在暗电流和固定模式噪声（FPN），传统模拟域 CDS 电路难以完全抑制，数字域单次暗帧减易受随机噪声干扰。本文利用传感器读出链路前端的暗区参考行，提出一种多帧累加平均 + 乒乓 RAM 双缓冲的实时暗电流抑制架构。核心思路是：在暗区对每个像素位置独立累加 16 帧暗像素，取平均后生成高精度暗基准；通过前台/后台双 RAM 乒乓切换，使暗基准的后台刷新与有效区读取并行工作，无帧间停顿；最终在有效像素区执行饱和减法输出。以下按照原始 Verilog 代码从上到下的书写顺序，逐步说明各模块