set_max_delay

知识充实人生1 年前
fpga开发·时序约束·set_min_delay·set_max_delay
FPGA设计时序约束六、设置最大/最小时延目录一、背景二、Max/Min_delay约束2.1 约束设置参数2.2 约束说明三、工程示例3.1 工程代码