clock_latency

知识充实人生2 年前
fpga开发·时钟抖动·clock_latency·uncertainty·clock_jitter·时钟约束·时钟不确定约束
FPGA设计时序约束七、设置时钟不确定约束在之前的时序分析中，通常是假定时钟是稳定理想的，即设置主时钟周期后按照周期精确的进行边沿跳动。在实际中，时钟是非理想存在较多不确定的影响，存在时延和波形的变化，要准确分析时序也需将其考虑进来，下面将对其进行介绍。