静态时序分析

数字后端实现静态时序分析STA Timing Signoff之min period violation今天给大家分享一个在高性能数字IC后端实现timing signoff阶段经常遇到的min period violation。大部分时候出现memory min period问题基本上都是需要返工重新生成memory的。这是非常致命的错误，希望大家在做静态时序分析时一定要查看min period violation。

静态时序分析：ideal_clock、propagated_clock以及generated_clock的关系及其延迟计算规则（一）相关阅读静态时序分析https://blog.csdn.net/weixin_45791458/category_12567571.html?spm=1001.2014.3001.5482

静态时序分析：SDC约束命令set_disable_timing详解静态时序分析https://blog.csdn.net/weixin_45791458/category_12567571.html

静态时序分析：SDC约束命令set_case_analysis详解相关阅读静态时序分析https://blog.csdn.net/weixin_45791458/category_12567571.html?spm=1001.2014.3001.5482

静态时序分析：SDC约束命令set_load详解相关阅读静态时序分析https://blog.csdn.net/weixin_45791458/category_12567571.html?spm=1001.2014.3001.5482

静态时序分析：SDC约束命令set_clock_transition详解相关阅读静态时序分析https://blog.csdn.net/weixin_45791458/category_12567571.html?spm=1001.2014.3001.5482

Tcl语言：SDC约束命令create_generated_clock详解（下）相关阅读Tcl语言https://blog.csdn.net/weixin_45791458/category_12488978.html?spm=1001.2014.3001.5482