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qq_1508419912 天前
verilog·quartus·cpld
用verilog语言在Quartus Prime Lite 18中对CPLD EPM570T100C5进行编程欲看图文版pdf，请电邮14518918@qq.com。我是上世纪九十年代的成电毕业生，计算机语言这门课学的是Pascal，它是一种强类型结构化编程语言，竟然和毕业后向王师兄学到的硬件描述语言VHDL比较类似，都是if (…) then和begin … end这样比较严谨但啰嗦的风格。这导致我在后来的职业生涯中，编程风格就比较保守，难以精进。同样是硬件描述语言的verilog，看着就有点像我后来工作做跟康师兄学到的C语言，简洁如if {…}这样的了。 为了消除新人Ellen对陌生技术的畏难情绪，证明清代学
byte轻骑兵10 个月前
fpga开发·cpld
【驱动设计的硬件基础】CPLD和FPGA在数字电路设计领域，CPLD（复杂可编程逻辑器件）和 FPGA（现场可编程门阵列）堪称 “变形金刚” 般的存在。它们既能像 ASIC（专用集成电路）一样实现硬件加速，又能通过软件编程快速迭代功能，完美平衡了灵活性与性能。对于驱动设计而言，这两种器件是构建高速接口、实时控制和算法加速的核心硬件基础。
NULL指向我2 年前
笔记·学习·vhdl·cpld
VHDL/CPLD硬件描述语言：2022年做的万年历实验之前接触过一些硬件描述语言以及VHDL/CPLD的单片机的设计实验，那时是2022年了这里补写一篇笔记,以记录一下那十多个小时 万年历实验 研究中的心得体会：
Embeded_FPGA3 年前
fpga开发·arm·verilog·altera·cpld
一些AG10K FPGA 调试的建议-DouglasPLL AGM FPGA 在配置成功时，PLL 已经完成锁定，lock 信号已经变高；如果原设计中用 lock 信号输出实现系统 reset 的复位功能，就不能正确完成上电复位；同时，为了保证 PLL 相移的稳定，我们需要在 PLL 启动后做个延时的复位，设计中可以参考下面 Verilog 代码，这里需要 PLL 的 areset 或 pfdena 引出，通过复位信号控制。
我是有底线的