时序分析与约束

云影点灯大师10 个月前
fpga开发·时序分析与约束
FPGA时序分析与时序约束（Vivado）后缀L的这个单元中，会生成锁存器查看布线 定位线路时间分析，还要考虑数据变化的建立时间与保持时间经过图上计算可得公式 ： Tsu裕量 = （Tskew + 时钟周期 - Tsu） - （Tco + Tdelay） Thd裕量 = Tco + Tdelay - Thd 两个时间都大于0，才能保证系统不产生亚稳态。 建立时间裕量、组合逻辑延时决定时钟最高频率