技术栈
verilog前端设计
向兴
9 个月前
fpga开发
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verilog前端设计
15.1_使用Verilog设计:一个简单的状态机设计——序列检测器(可实现重复性检测)
序列检测器的逻辑功能: 序列检测是将一个指定的序列从数字码流中识别出来。本项目要检测的序列是:10010。 设X是“数字码流的输入”,Z是“检出标记输出”;高电平是“实现指定序列”;低电平是“没有发现指定序列”。码流如下表所示。