有符号数加减法

CodingCos1 年前
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【芯片设计- RTL 数字逻辑设计入门 12 -- verilog 有符号数加减法】根据指示信号select的不同，对输入信号a,b实现不同的运算。输入信号a,b为8bit有符号数：接口信号图如下： 使用Verilog HDL实现以上功能并编写testbench验证。