跨时钟域

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电路思维下的 Verilog：如何区分组合逻辑与时序逻辑在学习 Verilog 时，很多初学者容易将其当作一种编程语言来理解，习惯性地套用软件思维。然而 Verilog 的本质并不是传统意义上的“编程”，而是硬件电路的描述。当我们编写 Verilog 代码时，综合工具会根据语句生成实际的电路结构，而非仅仅执行一段软件逻辑。

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FPGA跨时钟域处理在之前的文章《FPGA静态时序分析与约束（一）、理解亚稳态》中，我知道了什么是亚稳态以及亚稳态对系统的危害。通常我们的系统工程中不止有一个处理时钟，当不同时钟域下的信号进行交互的时候就涉及到跨时钟域的问题了。由于不同时钟的频率、相位都可能不同，所以就存在目标时钟在采集源时钟域信号时发生亚稳态情况，如下图所示：

跨时钟域学习记录（二）——XPM_CDC本文以Xilinx提供的xpm_cdc代码为例，整理处理跨时钟域数据传输的常见方法。Xilinx定义了多个宏定义代替描述触发器行为的always块，列举如下

跨时钟域学习记录（一）亚稳态是电平介于高低电平之间的一种暂时状态。在同步系统中，当寄存器的信号无法满足建立时间和保持时间时，输出端的信号就可能出现亚稳态。在异步系统中，亚稳态并非一定在建立时间和保持时间无法满足时出现。受噪声、温度、电压纹波等因素的影响，多数情况下，信号在经过一段时间（受工作条件影响）后会从亚稳态回到一个稳定的状态，然而具体逻辑电平的值是不可预知的（0或1）。下图以滚球模型形式介绍了寄存器输出的三种可能状态。

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