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输入序列不连续的序列检测
king_machine design
6 个月前
fpga开发
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verilog
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代码
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输入序列不连续的序列检测
verilog中输入序列不连续的序列检测
编写一个序列检测模块,输入信号端口为data,表示数据有效的指示信号端口为data_valid。当data_valid信号为高时,表示此刻的输入信号data有效,参与序列检测;当data_valid为低时,data无效,抛弃该时刻的输入。当输入序列的有效信号满足0110时,拉高序列匹配信号match。