Verilog HDL中如何控制模块的调用与否语言 :Verilg HDL EDA工具:ISE、Vivado、Quartus II在FPGA开发调试中,经常需要添加debug核,ila或者vio,在调试结束或者功能测试完成之后,需要将之前添加的debug核去掉,以使得工程轻量化,那么这时我们最常用的方法是直接将ila模块注释掉,这种方法简单快速,但是影响代码美观,在debug模块比较多的时候,也比较繁琐。本文,在结合平时做项目中的经验,对Verilog HDL中控制模块调用与否的方式 作了一个总结,望能对各位实操应用中有所帮助。