Testbench编写与Vivado Simulator的基本操作Testbench编写与Vivado Simulator的基本操作Testbench 是一种用Verilog或者systemVerilog语言编写的程序或模块，编写testbench的主要目的是为了对使用硬件描述语言（HDL）设计的电路UUT(unit under test)进行仿真验证，测试设计电路的功能、部分性能是否与预期的目标相符。testbench进行测试的过程如下： 1） 产生模拟激励（波形）； 2） 将产生的激励加入到被测试模块并观察其输出响应； 3） 将输出响应与期望进行比较，从而判断设计的