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重庆浪哥不太能吃辣
1 个月前
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在vivado中对数据进行延时,时序对齐问题上的理清
在verilog的ISP处理流程中,在完成第一个模块的过程中,我经常感到困惑,到底是延时了多少个时钟?今日对这几个进行分类理解。
重庆浪哥不太能吃辣
4 个月前
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FPGA学习(10)-数码管
前3节视频目的是实现显示0~F的数码管仿真,后3节是用驱动芯片驱动数码管。目录1.数码管显示原理2.代码过程