并发线程

bitlogic5 天前
verilog·systemverilog·scope·verification·fpga & design·lifetime·并发线程
理解 SystemVerilog 中的循环与并发线程除了常见的module、interface、class、task以及function等等，另外，begin-end block 和 fork-join block 也是一个 scope（这里的 fork-join block 包括fork-join、fork-join_any和fork-join_none），如下示例，在匿名块中也可以声明变量，该变量只在当前匿名块或者其内部嵌套的 scope 中是可见的：