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阻塞赋值
迎风打盹儿
1 天前
verilog
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fpga
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阻塞赋值
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非阻塞赋值
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testbench仿真
FPGA仿真中阻塞赋值（=）和非阻塞赋值（＜=）区别
FPGA仿真中阻塞赋值和非阻塞赋值的区别单独仿真小模块对但将小模块加入整个工程仿真不对就有可能是没有注意到仿真中阻塞赋值和非阻塞赋值的区别