EMC学习之接地与平面

1 不同信号地的放置

下图为数字地和射频地的两种放置方式,第一个布局方式射频电流必须要经过数字地才能返回电源GND上,而且射频地与数字地之间的间隙很小,所以更容易通过寄生电容来耦合噪声。第二个布局数字地与射频地没有重叠,平面之间间隔较大,耦合的噪声小,并且额外的电感增加了耦合阻抗。

图:两种信号地的布局方式

一般最具"攻击性"的块(射频、功率、数字)更靠近电源放置,而最敏感的块(模拟)则远离电源放置。如果可能的话,高度"攻击性"的块(射频)应该与主电路隔离,以完全避免共同的返回路径。

1.1 地层的桥接:

如果一个层既用于布线又用作地平面,那么在通过平面布线时要小心,以避免形成大的返回环路是自感太大。如果必须穿透平面,可以在切割位置加桥接线来减小返回环路。

图:平面的桥接

1.2 回流路径穿过开口位置:

注意在平面开口slot影响回路路径,增加回路长度,增加自感,并且增加辐射发射,所以在遇到slot时要重新规划返回路径。

图:平面开口 slot

2 去耦电容

两个容易忽视的点:

1>如果电源和地引脚相隔较远,最好将电容器放置在地引脚附近,因为信号是相对于地参考的。

2> 电源和地引脚不应直接连接到电源和地网络,而是通过去耦电容连接,否则其有效性将受到限制。

图:去耦电容的正确放置方式

不同大小去耦电容的放置位置:

在接口处放置小电容,是为了先给高频电流提供低阻抗回路,电源调整器输出也要紧跟着个小电容,以最低的阻抗路径过高频电流。

图:不同大小去耦电容的正确放置

3 PDN 网络的阻抗

图: PDN 等效电路

电源分配网络(PDN)阻抗由多个因素决定:

  • 电源输出阻抗
  • PCB走线阻抗
  • 电源滤波
  • 去耦电容
  • 滤波和去耦电容的选择(通过它们的等效串联电阻 - ESR - 和等效串联电感 - ESL)
  • PCB的层间电容
  • 集成电路的输入阻抗
  • 去耦电容选择低ESL的电容,通常小封装的去耦电容ESL更小。

4 模拟 buffer 的放置

如果可能的话,模拟块应靠近模拟信号连接器放置,以最小化互连长度。然而,由于连接器的放置通常由机械要求决定,这可能无法实现。如果情况如此,那么模拟缓冲器不应被视为模拟处理块的一部分,而应与信号连接器关联。图4.11展示了在这种情况下推荐的模拟缓冲器的放置。

图:模拟 buffer 的放置位置

5 晶体的布局

图:晶体的最优布局

  • 将晶体和负载电容尽可能靠近集成电路(IC)的振荡器引脚放置。
  • 将晶体-电容-IC连接的走线尽可能短。
  • 将晶体-电容-IC连接的走线尽可能地相互分开,并与地线走线保持距离。
  • 直接将地线布到IC的GND引脚,并且只从那里布到电路其余部分的地(振荡器信号不应与其他信号共享返回路径)。
  • 将晶体外壳接地,并在振荡器电路周围布一个地线环。
  • 如果可能的话,在振荡器下方提供一个参考平面。
  • 不要在振荡器区域布任何干扰信号。

6 法拉第笼

在电路板或某个区域的周边布设一个保护环保护敏感电路。该环要有多个通孔打到其他地平面。通孔到地平面的最大间距应小于被保护信号最高频率成分波长的1/10。比如高频频率成分为5GHz,波长为6cm,最大间距为6mm,实际PCB肯定没有那么大的间距。

图:法拉第笼

参考资料:

https://emcfastpass.com/rightfirsttime/

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