摩尔定律
在了解华为定义的韬定律之前，先来了解一下摩尔定律：摩尔定律本质是指同面积芯片上，晶体管数量每 18--24 个月翻倍，芯片性能翻倍、成本减半 。
晶体管数量翻倍的唯一落地手段 ，就是缩小晶体管物理尺寸 ，这是二者强绑定的核心原因。
而尺寸缩小→数量翻倍的数学逻辑可以这样理解：
- 芯片是二维平面布局：
- 晶体管长宽各缩小为原来的 0.7 倍
- 面积 = 0.7×0.7≈0.5，单个晶体管面积减半
- 同等芯片面积下，可容纳的晶体管直接翻倍
这就是摩尔定律 "数量翻倍" 的底层几何原理，没有尺寸微缩，就无法实现晶体管密度翻倍 。
尺寸缩小带来的性能提升（摩尔定律的价值）：
- 延迟更低：晶体管尺寸越小、电路走线越短，信号传输耗时大幅减少，芯片主频、响应速度提升；
- 功耗更低：微缩器件工作电压、电流更小，闲置与运行功耗显著下降；
- 集成度更高：高密度晶体管可集成更多运算、存储、控制单元，直接提升芯片综合算力。
但是现在摩尔定律在渐渐放缓，原因主要是：
晶体管尺寸逼近物理极限（纳米级）：
- 尺寸过小会出现量子隧穿效应，漏电严重、功耗暴涨；
- 工艺微缩难度、制造成本指数级飙升。
传统单纯缩小尺寸的路径失效，摩尔定律物理迭代放缓，行业开始用存算一体、3D 堆叠、Chiplet 芯粒等架构创新延续性能迭代。
总而言之，摩尔定律的本质，就是依靠芯片晶体管几何尺寸微缩，实现晶体管密度翻倍、性能迭代的产业规律，芯片尺寸是摩尔定律成立的物理基础。
韬定律
再来说回华为的韬定律，韬定律（ Scaling，俗称
定律）是华为 2026 年正式发布、面向后摩尔时代 的半导体系统演进理论，核心思路： 放弃摩尔定律单纯缩小晶体管尺寸（几何缩微） 的路线，把时间常数
（RC 信号延迟） 作为全栈统一优化目标，通过时间缩微 持续提升算力、降低访存延迟，完美适配存算一体化、Chiplet 芯粒、3D 封装、国产成熟制程服务器场景。
核心符号 τ
（电阻 × 电容），代表信号传输、数据读写、运算等待的全部耗时；
越小，系统速度、能效越高。 迭代公式：
,
为缩放系数，AI 算力场景
更大，移动终端
偏小。
| 对比维度 | 摩尔定律 | 华为韬 |
|---|---|---|
| 优化核心 | 空间几何缩微：缩小晶体管物理尺寸 | 时间缩微：压缩全链路信号延迟 τ |
| 性能逻辑 | 晶体管更小→单片集成数量翻倍→性能提升 | 延迟降低→运算 / 数据搬运耗时减少→吞吐提升 |
| 依赖条件 | 依赖先进 EUV 光刻机、3nm/2nm 顶级制程 | 不强制先进制程，14nm/28nm 成熟国产工艺即可落地 |
| 优化层级 | 仅聚焦晶体管器件层 | 四层全栈覆盖：器件→电路→芯片→数据中心系统 |
| 核心技术 | 工艺光刻微缩 | 逻辑折叠、3D 芯粒、CXL 互联、存算一体化、近存计算、片上缓存扩容 |
| 瓶颈问题 | 量子隧穿漏电、制造成本指数暴涨 | 无物理尺寸上限，依靠架构创新持续迭代 |
| 与存算一体关系 | 无适配方案，无法解决内存墙 | 核心落地路径就是存算一体化，直接削减数据搬运 τ 延迟 |
韬定律有以下四层全栈优化框架：
从微观晶体管到宏观数据中心，逐层降低时间常数 ，每层对应专属优化方案，其中芯片层、系统层大量用到存算一体化技术：
- 器件层
：晶体管开关延迟 优化：新材料器件（RRAM/MRAM 存算介质）、降低器件 RC 参数。
- 电路层
- 芯片层
- 系统层
韬定律与存算一体化的强关联
- 摩尔定律无法解决内存墙 ：即便晶体管再小，CPU 与外置存储之间的数据搬运延迟是系统最大
- 韬定律把 "减少数据搬运时间" 作为核心目标，存算一体化是落地韬定律最关键的系统技术：
- 计算单元嵌入存储阵列，数据不用反复搬运到 CPU，直接在存储内完成 MAC 乘加运算；
- 大幅削减系统层、芯片层
- 适配教育科研场景：C86 国产存算服务器依靠韬定律架构优化，承载大模型推理、虚拟化云桌面、数据库加速。
韬定律的主要价值有：
- 突破摩尔物理极限：摆脱对顶级先进制程光刻机的依赖，依托国内成熟半导体工艺实现算力升级；
- 全系统统一优化指标 ：器件、电路、芯片、服务器运维团队统一以
- 赋能国产化存算基础设施：为国产存算一体服务器、昇腾 AI 芯片、数据中心信创替代提供完整理论指导；
- 持续迭代算力：单纯工艺微缩收益逐年下滑，架构创新（存算一体、3D 封装）可长期持续提升系统性能。