前言
大家好，我是ZLinear的硬件工程师。
在做数据采集项目的技术支持时，我经常被问到这样的问题：
"我明明用的是16位的高精度ADC，采出来的波形在上升沿附近却总是有'毛刺'或者'台阶'，这是什么原因？"
"我采集卡输出的方波信号，接到示波器上一看，信号边缘居然有'回勾'，和预设的波形差别很大，难道是DAC坏了？"
遇到这类问题，很多时候并不是ADC或DAC芯片本身出了问题，而是有一个信号完整性的"隐形杀手" 在作祟------反射。
在高速电路设计中，反射是导致信号质量劣化最常见、也最容易被忽视的原因之一。即使你的时钟频率只有几十兆赫兹，如果信号的边沿足够陡峭（上升时间足够短），反射问题依然可能发生，并严重影响你采集或输出信号的质量。
今天，我们结合【参考资料】中关于电阻特性与传输线理论的阐述，以及我们ZLinear工业采集卡的设计实战，聊一聊反射是怎么产生的，以及工程师们是如何通过"端接"来驯服这个"杀手"的。
一、反射是怎么产生的？------ 波在"河道"里的故事
要理解反射，我们先要建立一种认识：在高速电路中，PCB上的走线不再是一个简单的"导线"，而是一根"传输线"。
当你把一个信号注入这根传输线时，它本质上是以电磁波的形式向前传播的。这个波在传播过程中，会时刻感受到它所在的传输线的"瞬时阻抗"（即特性阻抗）。
反射发生的条件：当电磁波在传输线上传播，突然遇到一个"阻抗变化点"时，一部分能量就会继续向前传播，而另一部分能量就会像光遇到镜子一样，被反射回来。
那么，哪些地方会产生阻抗变化呢？非常多：
- 走线的宽度或厚度改变（比如从焊盘出来到细走线的地方）
- 走线换层（通过过孔）
- PCB转角（尤其是直角）
- 线路末端（连接器、器件引脚）
------最经典的阻抗不匹配，就是"源端"和"负载端"与"传输线"的特性阻抗不一样。
最简单的点对点拓扑结构中，常见的配置是：驱动器输出阻抗（通常很小，十几欧姆）--- 50Ω传输线 --- 接收器输入阻抗（通常极大，几千甚至几十万欧姆）。
此时，信号从源端出发（阻抗不匹配，发生第一次反射），经过传输线，到达终端（阻抗严重不匹配，发生第二次大反射），反射波回到源端又发生反射......如此反复，就在信号上叠加出了一个"台阶"或"振铃"，这就是我们看到的回勾和毛刺。
在数据采集卡中，这种振铃会直接影响ADC的采样判决时刻，导致读数不准确，尤其是高速多通道同步采集时，不同通道的振铃时间不同，甚至会破坏通道间的一致性。
二、量化分析：反射系数与信号失真
现在，我们用公式来看一下反射到底有多严重。
信号的反射中有一个关键参数，称为反射系数（ρ），其计算公式为：
ρ = (Z2 - Z1) / (Z2 + Z1)- Z1：变化前的阻抗
- Z2：变化后的阻抗
举例分析：
假设PCB传输线的特性阻抗为 50Ω ，传输过程中遇到一个理想的 100Ω 的贴片电阻接地，那么反射系数计算得到：
ρ = (100 - 50) / (100 + 50) = 50 / 150 = 1/3结论：信号有1/3被反射回源端。 这个能量不小的反射波，会叠加在后续的信号上，形成信号失真。
再看另一个常见场景：如果负载端是开路（阻值接近无穷大），Z2 ≈ ∞，那么ρ ≈ (∞ - 50) / (∞ + 50) ≈ 1。这意味着几乎100%的信号能量会被反射回来，形成极强的振铃。 这就是为什么高速信号不能悬空不接的原因。
在采集卡设计中，这种反射造成的振铃是一个特别值得注意的隐患。 例如，当一根时钟线或采样触发信号存在振铃时，接收端（ADC的CONVST引脚或MCU的触发输入）可能会因为振铃引起的"过冲"或"误判"，导致在一个时钟周期内被触发两次，这就会造成数据错位或采样时刻错误。
三、如何"驯服"反射？------ 端接技术的"三把斧"
既然反射不可避免（只要有阻抗变化就有反射），我们要做的就是 "吸收掉反射的能量" ，不让它在走线上来回跳动。这个技术就叫端接匹配。
因为发送端的芯片内阻通常会比较小，而传输线的阻抗又为50Ω，这就造成了不匹配，使信号发生反射。这种情况在并行总线和低速信号电路中常常出现。如果确实出现了阻抗不匹配，通常的做法是在芯片之外采用电阻端接匹配来实现阻抗一致性。
我们的采集卡在设计时，针对不同性质的信号，采用了以下几种最常用的端接方式：
1. 串联端接（源端端接）
做法： 在驱动器的输出引脚附近，串联一个电阻（通常为22Ω或33Ω），再接到传输线。
原理： 驱动器的输出阻抗加上这个串联电阻，总和约等于传输线的特性阻抗（如50Ω）。这样，信号从源端发出时，就不会发生第一次大反射（因为源端阻抗匹配了）。当信号到达远端的接收端（高阻抗）时，会发生全反射（因为ρ≈1），但这个反射波回到源端时，由于源端已经被电阻匹配（阻值已经调整到等于传输线Z0），反射波的能量就被源端的电阻吸收掉了，不会再被二次反射回去。
优点： 功耗极低（因为电阻只在信号翻转时有瞬间电流）；电路简单，只加一颗电阻。
适用场景： 点对点拓扑的时钟信号、地址信号、数据信号。我们的DABL7606上所有高速时钟线都采用了这种串联端接。
2. 并联端接（远端端接）
做法： 在接收器的输入引脚处，将一个电阻连接到地（有时是连接到直流供电电压的一半，即VTT）。 并联电阻的阻值应当等于传输线的特性阻抗（如50Ω到GND）。
原理： 在信号到达末端时，这个电阻直接把信号能量吸收掉，使其不会反射。末端直接就是匹配的。
优点： 吸收反射的速度极快，信号质量非常好。
缺点： 无论信号是高电平还是低电平，这个电阻上都会一直消耗直流电流（功耗大）。例如，5V的信号通过50Ω电阻到地，会产生5V²/50Ω = 0.5W的功耗，这对散热要求很高，不适合用于低功耗设计。
适用场景： 高速存储器接口、DDR数据线等对信号质量要求极高、但不关心功耗的场景。
3. 戴维宁端接
做法： 使用两个电阻（R1和R2）组成分压网络，接收端位于它们之间。通过选择电阻值，使得上拉电阻R1到电源和下拉电阻R2到地的并联等效阻值约等于传输线特性阻抗。
优点： 为接收器提供一个偏置电压（通常设置为逻辑阈值的中点，如1.25V），可以提升信号的高电平噪声容限。
适用场景： 在SSTL电平接口（如DDR3、DDR4）的地址、控制信号中非常常见。
四、实战案例：采集卡上的端接设计
在我们ZLinear的工业采集卡上，端接设计是PCB"一次成功"的关键环节。以DABL-G511为例：
- ADC时钟与CONVST信号 ：我们在主控（MCU）的输出引脚处，串联了一个33Ω的电阻，然后再接入ADC芯片。这使得快速上升的CMOS时钟信号在50Ω的微带线上传输时，反射得到有效抑制，确保ADC采样的时序精准无误。
- DAC的SPI通信线 ：DAC8564芯片的SPI时钟频率较高。我们在SPI时钟线（SCLK）上，同样串联了22Ω的电阻靠近MCU输出端，用于吸收反射。
- RS485通信线 ：在RS485的A、B线对地，我们通常建议用户在总线两端各并联一个120Ω的终端电阻。这个电阻的作用就是进行并联端接（吸收反射能量），这是RS485总线长距离稳定通信的标准做法。
五、总结：反射不是玄学，是可以被算清、被驯服的
| 端接方式 | 优点 | 缺点 | 典型应用 |
|---|---|---|---|
| 串联端接 | 功耗低，电路简单 | 会减慢信号边沿（上升时间变长） | 时钟线、点对点信号、SPI |
| 并联端接 | 信号质量最好，振铃消除最彻底 | 功耗大，不适合低功耗 | 高速存储器接口、DDR数据线 |
| 戴维宁端接 | 提供偏置，提升噪声容限 | 功耗大，占用两颗电阻 | DDR地址/控制信号、SSTL电平 |
信号反射是高速电路设计中不可避免的物理现象。 不理解它，它会成为你调试中最令人崩溃的"幽灵bug"；理解了它，它就是你可以精确计算、并成功预测的"可控因素"。
在我们ZLinear的数据采集卡上，信号完整性的端接设计从来不是"玄学"。 每一颗串联电阻、每一个终端匹配，都是在原型验证阶段，经过仿真和实测确认过的。我们的目标，就是用扎实的基础理论和工程实践，为你提供一块开箱即用、波形干净的采集板卡。
希望今天关于信号反射与端接的文章，能帮你打开"信号完整性"世界的一扇窗。如果你在实际调试中遇到过什么与波形反射相关的"疑难杂症"，欢迎在留言区分享你的案例，我们大家一起讨论一起成长！
我是 ZLinear 开源电子。我们相信，扎实的基础知识 + 严谨的工程实践 + 开放的开源精神，才能真正推动工业硬件的进步。如果今天的分享对你有帮助，一键三连支持一下～我们下期再见！