verilog刷题

LvJinYang1 天前
verilog刷题
Verilog刷题（1）主时钟100MHz，在 按钮 上升沿 收到第一个按钮信号上升沿输出一个10ms的脉冲，第二个按钮信号上升沿输出 20ms的脉冲，直到输出到100ms的脉冲，重新 从10ms的脉冲开始输出，如此循环，使用FPGA实现
我是有底线的