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洞察物理世界

【SI_CDR】快速掌握时钟恢复CDR随着5G/数据中心的高速发展，光传输向着更高速率、更低延时演进，这就要求对应的光模块经过传输后尽量减小失真，以便在接收端将信号完整地再生出来。从10G长距到25G,再到50G/200G/400G PMA4，由于光纤传输链路线性/非线性效应，因此需要引入时钟数据恢复技术（CDR：Clock Data Recovery）。

用人体类比讲透芯片：CPU是大脑，PLL是心脏，总线是大动脉提到芯片，很多人第一反应是“高精尖”“看不懂”，满脑子都是密密麻麻的电路和晦涩的专业术语。其实芯片并没有那么神秘，它就像一个高度精密的“微型人体”——每个部件都有明确的分工，各司其职、协同工作，才能让整个系统正常运转。今天我们就用最通俗的人体类比，把芯片的核心部件讲明白：CPU是发号施令的大脑，PLL是维持运转的心脏，总线是输送信号的大动脉，外设则是负责感知和执行的各个器官。读懂这个类比，你就能轻松搞懂芯片的工作逻辑，再也不用被专业术语“劝退”。

【论文精读】Instance-Dependent Partial Label Learning该论文首次提出 ID-PLL 的概念并给出了解决方案 VALEN论文：NeurIPS'21b.pdf代码：https://github.com/palm-ml/valen.

Terasic友晶科技

7-DE10-Nano的HDMI方块移动案例的整体实现（含Quartus完整工程免费下载）在FPGA上生成1280x720@60分辨率的视频信号，通过DE10-Nano的 HDMI输出到显示屏上进行显示，显示的内容是一个黑色方块每隔10ms移动一个像素位置，方块遇到边框自行回弹，屏幕背景为白色，屏幕边框为绿色。

FPGA_小田老师

FPGA例程（5）：时钟（clock）分频倍频（PLL/MMCM）实验--vivado行为级仿真、综合后仿真和实现后仿真说明本专栏主要针对与想学习FPGA的同学，从基础的点灯到之后的复杂功能实战例程，从入门到进阶，通过这些例程的学习和了解，希望可以帮助你从一个FPGA小白进阶到FPGA中级阶段，能够处理工作中大多数的FPGA使用场景。

解码按键检测、Systick 定时器按键是单片机系统中核心的人机交互元件，通过机械接触或电容感应将用户操作转化为电信号，为单片机提供输入控制。常见类型包括：

锁相环初探ref：单相DQ锁相环介绍与代码实现_哔哩哔哩_bilibili让频率提升几十倍的电路！锁相环的工作原理！_哔哩哔哩_bilibili

每日论文5—06TCAS2锁相环电流匹配的gain-boosting电荷泵《Gain-Boosting Charge Pump for Current Matching in Phase-Locked Loop》

凉开水白菜

【FPGA】高云FPGA之IP核的使用-＞PLL锁相环使用高云内置IP核实现多路不同时钟输出输入时钟50M由晶振提供软件开发环境高云V1.99版本硬件开发环境采用小梅哥ACG525(主芯片GW5A-LV25-UG324C2)

PLL锁相环倍频原理晶振8MHz，但是处理器输入可以达到72MHz，是因为PLL锁相环提供了72MHz。锁相环由PD（鉴相器）、LP（滤波器）、VCO（压控振荡器）组成。处理器获得的72MHz并非晶振提供，而是锁相环的VCO（压控振荡器）提供。 VCO是一种可以改变电压直接输出非常高频率的模块，但是自身是开环不稳定。晶振的频率不是用来倍频提供给处理器，而是用作PLL的参考频率。VCO产生超高频率后进行分频，再与晶振频率进行比较，其误差闭环传递给VCO，VCO调节频率（可以用PID调节）到处理器需要的频率。外部看到的PL

我是有底线的