零门槛上手的RISC-V项目：nerv(附Verilog-vs-SysVerilog)nerv这个项目同样是编写了Makefile的verilog项目，不过它的项目显示是用SystemVerilog而不是verilog，然而又又又没有用到SystemVerilog区别于verilog的特殊语法，比如logic变量，或者interface接口声明，或者interface接口中的modport，或者结构体struct及用于多个信号打包在一起类似于struct的pack，也也也没有区别于always@*的always_xxx这种增强的语法关键词，但文件名却是.sv文件。