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芯路行者13 天前
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4.4 HDLBits —— 更多时序逻辑电路规则 90 是一种具备诸多有趣特性的一维元胞自动机。其演化规则十分简单：存在一排一维元胞阵列，每个元胞只有开启、关闭两种状态。每一次迭代时刻，任意元胞的下一状态等于它左右两个相邻元胞当前状态的异或值。 下面用更详尽的表格形式描述该规则：单个元胞的下一状态由它自身以及左右两侧邻居共同决定。 （“规则 90” 这个名称来源于次态列的二进制数值：01011010 转换成十进制正好是 90。） 请设计该数字电路：搭建一套包含 512 个元胞的系统，状态寄存器为q[511:0]；每个时钟周期完成一次迭代（前进一个时
芯路行者15 天前
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7 HDLBits —— 验证：编写测试激励文件现有如下模块声明：编写一个测试激励模块：对dut模块完成单次例化（实例名可自定义），并生成一路时钟信号驱动dut的clk输入端口。时钟周期为10皮秒，时钟初始电平为低电平0，第一次电平跳变由0变为1。
芯路行者15 天前
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4.1 HDLBits —— 时序逻辑电路之锁存器与触发器D触发器是一种可存储1位二进制数的电路，其状态会周期性更新，更新时刻通常为时钟信号的上升沿。 当使用带时钟的always块时，逻辑综合器会生成D触发器（参见alwaysblock2）。D触发器是“组合逻辑模块后接触发器”结构中最简单的形式，其中组合逻辑部分仅为一根导线。生成一个独立的D触发器。
芯路行者15 天前
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5 HDLBits —— 构建更大的电路搭建一个计数范围包含0至999的计数器，总计数周期为1000个时钟周期。复位信号为同步复位，触发后计数器归零。
芯路行者15 天前
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4.3 HDLBits —— 时序逻辑电路之移位寄存器设计一个4 位右移移位寄存器，具备异步复位、同步置数、移位使能功能。 端口功能说明 areset（异步复位）：将移位寄存器全部清零； load（同步置数）：给移位寄存器并行载入 4 位输入数据data[3:0]，替代移位操作； ena（移位使能）：执行右移操作（移位规则：最高位q[3]补 0，最低位q[0]移出寄存器并丢弃）； q：移位寄存器的存储输出值。 优先级规则 若置数信号load与移位使能ena同时为高电平（有效），置数 load 拥有更高执行优先级。
芯路行者15 天前
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4.2 HDLBits —— 时序逻辑电路之计数器搭建一个 4 位二进制计数器，计数范围包含 0～15，计数周期为 16。复位信号为同步复位，复位时计数器数值置 0。
stm 学习ing2 年前
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HDLBits训练5时间：2024.12.24这段代码实现了一个 4 - 位 BCD 计数器。每个十进制数位由 4 位二进制数表示。代码中定义了 4 个一位的 BCD 计数器（bcd0、bcd1、bcd2和bcd3）分别代表个位、十位、百位和千位。
卡布达吃西瓜3 年前
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Verilog刷题[hdlbits] ：Always nolatchesSuppose you’re building a circuit to process scancodes from a PS/2 keyboard for a game. Given the last two bytes of scancodes received, you need to indicate whether one of the arrow keys on the keyboard have been pressed. This involves a fairly simple map
卡布达吃西瓜3 年前
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Verilog刷题[hdlbits] ：Alwaysblock1Since digital circuits are composed of logic gates connected with wires, any circuit can be expressed as some combination of modules and assign statements. However, sometimes this is not the most convenient way to describe the circuit. Procedures (of whic
卡布达吃西瓜3 年前
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Verilog刷题[hdlbits] ：Module addsubAn adder-subtractor can be built from an adder by optionally negating one of the inputs, which is equivalent to inverting the input then adding 1. The net result is a circuit that can do two operations: (a + b + 0) and (a + ~b + 1). See Wikipedia if you w
卡布达吃西瓜3 年前
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Verilog刷题[hdlbits] ：Module cseladdOne drawback of the ripple carry adder (See previous exercise) is that the delay for an adder to compute the carry out (from the carry-in, in the worst case) is fairly slow, and the second-stage adder cannot begin computing its carry-out until the first-s
卡布达吃西瓜3 年前
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Verilog刷题[hdlbits] ：Module addYou are given a module add16 that performs a 16-bit addition. Instantiate two of them to create a 32-bit adder. One add16 module computes the lower 16 bits of the addition result, while the second add16 module computes the upper 16 bits of the result, aft
我是有底线的