risc-v

算力经济模型研究：从云计算定价到去中心化算力市场设计在H800 GPU集群的算力供给能力突破2.3 EFLOPS的今天，算力定价机制正经历从"资源租赁"到"动态市场"的范式转变。传统云计算定价模型（如AWS按需实例）的静态价格机制已难以适应大模型训练的弹性需求，本文基于博弈论与机制设计理论，构建去中心化算力市场的四维交易模型，并通过仿真实验揭示H800算力资源的最优分配规律。

RISC-V GPU架构研究进展：在深度学习推理场景的可行性验证在英伟达CUDA生态主导的GPU市场中，RISC-V架构正以‌开源基因‌和‌模块化设计‌开辟新赛道。当前主流GPU架构面临两大痛点：

MIT XV6 - 1.1 Lab: Xv6 and Unix utilities - sleep 是怎样练成的？接上文MIT XV6 - 1.1 Lab: Xv6 and Unix utilities - sleep

黑不拉几的小白兔

risc-V学习日记（4）：RV32I指令集这一期我们重新回到RISC-V的内容说明。在基本ISA中，有四种核心指令格式（R/I/S/U），如图 2.2所示。所有的指令都是固定32位长度的，并且在存储器中必须在4字节边界对齐。当发生一个条件分支或者无条件转移而且目标地址不是对齐到4字节时，将会产生一个指令地址不对齐的异常。如果条件分支没有发生（not taken），那么将不会产生一个取指不对齐异常。

MIT XV6 - 1.1 Lab: Xv6 and Unix utilities - sleep接上文 MIT XV6 - 1. 环境准备打开实验链接 Lab: Xv6 and Unix utilities ,可以看到他一共有6个小实验(头大，让我们争取日拱一卒吧…)：

面向高性能运动控制的MCU：架构创新、算法优化与应用分析摘要：现代工业自动化、汽车电子以及商业航天等领域对运动控制MCU的性能要求不断提升。本文以国科安芯的MCU芯片AS32A601为例，从架构创新、算法优化到实际应用案例，全方位展示其在高性能运动控制领域的优势与潜力。该MCU以32位RISC-V指令集为基础，融合高主频、大容量存储及丰富外设等特性，为复杂运动控制场景提供精准高效的解决方案，有力推动相关技术发展与产业升级。

面向高可靠场景的RISC-V低功耗MCU硬件安全设计该RISC-V架构的低功耗MCU通过多项硬件级安全技术满足工业控制、汽车电子及物联网等领域对可靠性与安全性的需求。其核心特性包含六个方面：

【CPU】结合RISC-V CPU架构回答中断系统的7个问题（个人草稿）结合RISC-V CPU架构对中断系统七个关键问题的详细解析，按照由浅入深的结构进行说明：硬件基础： RISC-V通过CLINT（Core Local Interrupter）和PLIC（Platform-Level Interrupt Controller）实现中断请求传递。 • 内部中断（定时器/软件中断）由CLINT直接向CPU发送请求

OpenHarmony-Risc-V上运行openBLAS中的benchmark参考https://zhuanlan.zhihu.com/p/18825495043实现了在Risc-V架构设备上的OpenHarmony-5.0.0环境中运行openBlas的benchmark。

LicheeRV Nano 与Ubuntu官方risc-v 镜像混合unbutu官方有一个基于 LicheeRV Dock的镜像，想象能否将二者混合（1）刷 LicheeRV Dock的镜像 nano无法启动

菜狗想要变强

RVOS-7.实现抢占式多任务抢占式环境下，操作系统完全决定任务调度方案，操作系统可以剥夺当前任务对处理器的使用，将处理器提供给其它任务。

程序员JerrySUN

深入解析ARM与RISC-V架构的Bring-up核心流程作者：嵌入式架构探索者 | 2023年10月在嵌入式开发中，处理器的Bring-up（启动初始化）是系统运行的第一道门槛。ARM和RISC-V作为两大主流架构，其Bring-up流程既有共性（如基础硬件验证）又存在显著差异（如安全模型和调试机制）。本文将从底层寄存器操作到工具链实践，深入解析两者的核心知识点。

RISC-V AIA学习---IPI 处理器间中断对于有多个hart的机器，必须为每个 hart 提供一个由具体实现定义的内存地址。向这个地址写入数据，就能向该 hart 发送一个机器级软件中断（主代码为 3）。换句话说，机器级的 IPI 可以通过这种方式，以机器级软件中断的形式发送给任何一个 hart。

黑不拉几的小白兔

risc-V学习日记（3）：编译与链接早上好啊，大伙。这个专栏的内容基本就是做笔记，只是给我自己和大伙再学习之后如果忘记哪些内容可以很快的来查看，还是建议大伙去看汪辰老师的视频，老师讲的还是很好的。

RISC-V debug专栏2 --- Debug Module(DM)DM 就像一个翻译官，负责把调试器的抽象指令（比如 “暂停处理器”）转换成硬件能听懂的具体操作。它必须实现以下基本功能：

编译玄铁处理器RISC-V指令测试用例XuanTie玄铁，是阿里巴巴达摩院旗下品牌。依托阿里巴巴在云计算、人工智能和大数据领域的领先地位及优势，团队持续深耕 RISC-V 架构的前沿技术创新及开源生态建设，致力于为数字化时代提供强大、智能、安全、开放的新型计算架构和安全可靠的IP。

【RISC-V CPU Debug 专栏 1 -- RISCV 相关文档的区别与联系】–》RISCV 文档链接《–本文将详细介绍 RISCV 下面三个文档三者之间的区别与联系 Ratified ISA Specifications Ratified Profiles Specification Ratified Non-ISA Specifications

RISC-V AIA学习3---APLIC 第一部分先介绍一下什么是APLIC为什么需要 APLIC？ APLIC 是 RISC-V 架构中升级版的中断控制器，专门处理通过物理线路（而非电子消息）传递的硬件中断。就像传统邮局处理实体信件，APLIC 负责处理这类 “实体中断信号”。

国产RISC-V车规芯片当前现状分析——从市场与技术角度出发摘要随着汽车产业的智能化、电动化转型加速，车规级芯片的战略地位日益凸显。RISC-V指令集凭借其开源、灵活、低功耗等优势，成为国产车规芯片的重要发展方向。本文从市场与技术两个维度出发，深入分析国产RISC-V车规芯片的现状。通过梳理国内主要厂商的布局与产品特点，探讨当前面临的机遇与挑战，并对未来发展趋势进行展望，旨在为相关从业者、研究人员以及关注国产芯片发展的各界人士提供参考。

RISC-V AIA学习3---APLIC 第二部分(APLIC 中断域的内存映射控制区域)每个中断域都有一个专用的内存映射控制区域，用来处理该中断域的中断。控制区域的大小是 4KB 的倍数，对齐到 4KB 边界。最小的有效控制区域是 16KB。