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程序员JerrySUN

深入解析ARM与RISC-V架构的Bring-up核心流程作者：嵌入式架构探索者 | 2023年10月在嵌入式开发中，处理器的Bring-up（启动初始化）是系统运行的第一道门槛。ARM和RISC-V作为两大主流架构，其Bring-up流程既有共性（如基础硬件验证）又存在显著差异（如安全模型和调试机制）。本文将从底层寄存器操作到工具链实践，深入解析两者的核心知识点。

RISC-V AIA学习---IPI 处理器间中断对于有多个hart的机器，必须为每个 hart 提供一个由具体实现定义的内存地址。向这个地址写入数据，就能向该 hart 发送一个机器级软件中断（主代码为 3）。换句话说，机器级的 IPI 可以通过这种方式，以机器级软件中断的形式发送给任何一个 hart。

黑不拉几的小白兔

risc-V学习日记（3）：编译与链接早上好啊，大伙。这个专栏的内容基本就是做笔记，只是给我自己和大伙再学习之后如果忘记哪些内容可以很快的来查看，还是建议大伙去看汪辰老师的视频，老师讲的还是很好的。

RISC-V debug专栏2 --- Debug Module(DM)DM 就像一个翻译官，负责把调试器的抽象指令（比如 “暂停处理器”）转换成硬件能听懂的具体操作。它必须实现以下基本功能：

编译玄铁处理器RISC-V指令测试用例XuanTie玄铁，是阿里巴巴达摩院旗下品牌。依托阿里巴巴在云计算、人工智能和大数据领域的领先地位及优势，团队持续深耕 RISC-V 架构的前沿技术创新及开源生态建设，致力于为数字化时代提供强大、智能、安全、开放的新型计算架构和安全可靠的IP。

【RISC-V CPU Debug 专栏 1 -- RISCV 相关文档的区别与联系】–》RISCV 文档链接《–本文将详细介绍 RISCV 下面三个文档三者之间的区别与联系 Ratified ISA Specifications Ratified Profiles Specification Ratified Non-ISA Specifications

RISC-V AIA学习3---APLIC 第一部分先介绍一下什么是APLIC为什么需要 APLIC？ APLIC 是 RISC-V 架构中升级版的中断控制器，专门处理通过物理线路（而非电子消息）传递的硬件中断。就像传统邮局处理实体信件，APLIC 负责处理这类 “实体中断信号”。

国产RISC-V车规芯片当前现状分析——从市场与技术角度出发摘要随着汽车产业的智能化、电动化转型加速，车规级芯片的战略地位日益凸显。RISC-V指令集凭借其开源、灵活、低功耗等优势，成为国产车规芯片的重要发展方向。本文从市场与技术两个维度出发，深入分析国产RISC-V车规芯片的现状。通过梳理国内主要厂商的布局与产品特点，探讨当前面临的机遇与挑战，并对未来发展趋势进行展望，旨在为相关从业者、研究人员以及关注国产芯片发展的各界人士提供参考。

RISC-V AIA学习3---APLIC 第二部分(APLIC 中断域的内存映射控制区域)每个中断域都有一个专用的内存映射控制区域，用来处理该中断域的中断。控制区域的大小是 4KB 的倍数，对齐到 4KB 边界。最小的有效控制区域是 16KB。

RISC-V AIA学习3---APLIC第三部分1. ResetAPLIC复位后，其所有状态都变得有效且一致，但以下情况除外：a. 每个中断域的domaincfg寄存器； b. 可能是machine-level interrupt domain的MSI地址配置寄存器； c. 每个中断域的genmsi寄存器的Busy位（如果存在）。以上这几种情况，在APLIC复位后，需要根据这些寄存器的具体定义来确定。不管 APLIC 其他部分的状态怎么变，这几个特定的寄存器或寄存器中的某些位的状态是有明确规定的，不会因为复位操作而变得不确定。这样可以保证在系统复位后

CHI协议——retry防止请求阻塞：当Completer暂时无法处理请求(比如tracker不够被占满)时，通过retry机制避免请求在 REQ Channel堆积，确保系统流畅运行。

国产开发板—米尔全志T113-i如何实现ARM+RISC-V+DSP协同计算？近年来，随着半导体产业的快速发展和技术的不断迭代，物联网设备种类繁多（如智能家居、工业传感器），对算力、功耗、实时性要求差异大，单一架构无法满足所有需求。因此米尔推出MYD-YT113i开发板（基于全志T113-i）来应对这一市场需求。

CH32V208蓝牙内部带运放32位RISC-V工业级微控制器CH32V208CBU6、CH32V208GBU6开发板原理图和PCBCH32V208CBU6立创格式的开发板上述链接可下载，官方文件进行了转换，使用前请仔细核对。 CH32V208CBU6原理图，上述图片为芯片部分。已进行DRC。 CH32V208CBU6 PCB三维图，上述图片为芯片部分。已进行DRC。

opencv 中 phaseCorrelate 方法融合图像拼接融合后结果:FR：徐海涛(hunkxu)

黄交大彭于晏

risc_v_boot - RISC-V 的引导是什么样的？好的，同学们！今天我又收到了一份新任务，你把字幕给我了，我会用上课时的亲切风格，把这些内容整理成一篇 Markdown 博客，帮你快速回顾 RISC-V 体系结构下的固件和操作系统引导过程。标题用文件名加数字，逻辑清晰，还会加上流程图、代码和生活化例子，让你学得轻松又明白！文件名我没看到具体的，就先假设是 risc_v_boot，如果不对你告诉我哦～下面就是博客内容啦！

老子姓李！

【GD32】《当RISC-V撞上Wi-Fi 6：GD32VW553的“芯“动初体验》嘿！各位电子界的探险家们，今天我要带你们解锁一个「性能怪兽」——GigaDevice家的GD32VW553！它可不是普通的MCU，而是一个自带Wi-Fi 6和蓝牙5.2的「双频狂魔」，内核还是RISC-V架构的「开源小王子」。想象一下，用这颗芯片搞物联网项目，就像给设备装上了火箭推进器，既能飙速（160MHz主频警告！）又能省电（低功耗模式？拿来吧你！）。最离谱的是，它连代码都不用你从头肝，官方SDK直接白给！今天我们就来扒一扒它的「芯」事，顺便用LED闪瞎…啊不，点亮世界！

聊一聊：ARM与RISC-V架构在芯片架构的璀璨星空中，ARM 与 RISC-V 架构格外耀眼，它们深刻塑造了当下的科技产品版图。今天，就让我们一同深入探究这两种架构的奥秘。

RISC-V汇编学习（五）—— 汇编实战、GCC内联汇编（基于芯来平台）高级编程语言如C、C++、Java、Python等已经极大地简化了软件开发的过程，并且在大多数应用领域中提供了足够的抽象层次来隐藏底层硬件细节，但在某些特定场景下，汇编语言仍然不可或缺。以下是几个这样的特殊应用场景：

RISC-V汇编学习（四）—— RISCV QEMU平台搭建（基于芯来平台）无论是x86架构还是ARM架构的汇编代码，都需要在对应架构的物理芯片或兼容的模拟环境中执行。这意味着任何机器码都必须在相应的处理器架构上运行，以实现对底层硬件的操作。RISC-V架构也不例外，因此我们需要搭建一个合适的执行平台。通常有两种主要的方法来实现：1、使用实际的RISC-V开发板 2、通过软件模拟器如QEMU创建虚拟环境。

瑶光守护者

并行计算编程模型的发展方向与RISC-V的机遇随着人工智能、大数据等领域的快速发展，对计算能力的需求呈指数级增长。传统的串行计算已经无法满足需求，并行计算成为必然选择。为了充分发挥硬件的并行计算能力，高效的编程模型至关重要。本文将探讨当前并行计算编程模型的发展方向，并分析RISC-V架构在此方向上的机遇。