risc-v

零门槛上手的RISC-V项目：nerv(附Verilog-vs-SysVerilog)nerv这个项目同样是编写了Makefile的verilog项目，不过它的项目显示是用SystemVerilog而不是verilog，然而又又又没有用到SystemVerilog区别于verilog的特殊语法，比如logic变量，或者interface接口声明，或者interface接口中的modport，或者结构体struct及用于多个信号打包在一起类似于struct的pack，也也也没有区别于always@*的always_xxx这种增强的语法关键词，但文件名却是.sv文件。

零门槛上手的RISC-V项目：蜂鸟e203(附RTL-Hierarchy欣赏小技巧)chipcamp@chipcamp:~/src/riscv$ cat /etc/os-release ##ubuntu22系统@十年旧机器。 PRETTY_NAME="Ubuntu 22.04 LTS" NAME="Ubuntu" VERSION_ID="22.04" VERSION ="22.04 (Jammy Jellyfish)" VERSION_CODENAME=jammy ID=ubuntu ID_LIKE=debian HOME_URL="https://www.ubuntu.com/" SU

商业立方星平台中高集成度抗辐射MCU的功耗优化与批量化应用可行性探讨立方星（CubeSat）作为标准化、模块化的微小卫星平台，以其低成本、短周期和高灵活性的特点，已成为商业航天领域最具活力的细分市场之一。从最早的1U立方星发展到如今的6U、12U甚至更大尺寸平台，立方星承担的任务从简单的技术验证逐步扩展到地球观测、通信中继、科学探测和商业服务等多个领域。然而，立方星平台严苛的体积、质量和功耗约束对星上电子系统的设计提出了独特挑战：在仅有数瓦至数十瓦的功率预算和数百立方厘米的容积限制下，如何实现足够的数据处理能力和控制功能，同时满足空间辐射环境下的可靠性要求，是立方星电子系

RISC-V RVV向量性能调优实战——LMUL与SEW参数选型、访存瓶颈判断与微基准方法SEW 与 LMUL 是软件唯一能在运行期改变的旋钮，二者的影响方向如下：需要先建立一个基础认知：LMUL 与 SEW 的组合受 LMUL×SEW ≤ VLEN 约束，因此"更大 LMUL"并不总是可行——SEW=64 时 LMUL 的上限往往是 8 的一半甚至更低，具体取决于实现的 VLEN。

星载通信载荷信号处理中抗辐射微控制器的选型与适应性分析一、引言商业航天时代的来临使得卫星通信载荷的设计范式发生了深刻变革。传统的以政府主导、成本不敏感为特征的大卫星平台逐渐被以批量化生产、快速部署、成本控制为核心诉求的商业小卫星所取代。在这一背景下，星载通信载荷中的信号处理与控制单元对核心处理器件的选型提出了既要满足空间环境可靠性要求、又要兼顾成本与供应链可控性的双重挑战。微控制器单元（MCU）作为通信载荷中实现协议处理、基带控制、射频前端配置以及健康管理等功能的关键器件，其抗辐射性能和工作稳定性直接影响载荷的在轨服务寿命。厦门国科安芯科技有限公司推出的AS

RISC-V RVV向量编程模型机制解析——vsetvl配置、掩码与尾元素策略及长度无关编程RVV（RISC-V Vector Extension）与前代 SIMD 指令集在编程模型上存在本质差异：RVV 面向长度无关（vector-length agnostic）设计，同一份二进制代码需要能在不同向量宽度（VLEN）的实现上正确运行。这一取舍带来可移植性的同时，也把配置管理、尾元素处理等职责交给了软件。本文从寄存器与配置三要素出发，梳理 vsetvl 族的使用模式、LMUL 与 SEW 的约束关系、掩码与尾元素策略，最后落到分块循环的工程写法与常见问题。

RISC-V电源管理与低功耗实战——WFI指令、电源域划分与唤醒路径设计此前各篇讨论的是性能与正确性，本文转向另一个方向的约束：功耗。在电池供电的端侧设备与需要长期在线的嵌入式场景中，功耗通常是比峰值性能更硬的指标。RISC-V 在这一层的规范约束相对有限——规范只定义了少量接口（如 wfi 指令、时间计数器的恒定频率要求），其余机制留给平台实现，因此软件需要先明确"芯片提供了什么"，再谈策略。本文按功耗杠杆、空闲管理、电源域、动态调压调频、唤醒路径、测量的顺序展开。

Spike-pk在RISC-V RTL开发验证中的应用：黄金参考基准【一】、在看 RISC-V 的模拟器 spike 和 riscv-pk（或简称 spike-pk）这一套东西，挺神奇的，以前有个印象，这个东西在 RTL 开发中的应用，主要就是作为参考基准，和 RTL 上的数字电路设计的仿真进行比对，以找到 RTL 可能存在的对 RISCV 指令集设计实现上的错误。这在 picorv32 里似乎找到了，因为它有使用 spike 的仿真结果和其它结果比对，典型的是在 picorv32/scripts/csmith/Makefile 中，发现了大量的使用比较的方法，其中有一个

Vortex CUDA 生态适配:让 CUDA C、CUTLASS 与 Triton 在 RISC-V GPGPU 上运行术语约定(全文通用): SIMT = Vortex 的 SIMT/向量 ALU 通路(VPU,32 lane/warp); TCU = Tensor Compute Unit(张量计算单元,TFR 型,对应 NVIDIA Tensor Core); DXA = Vortex 的张量拷贝/DMA 引擎(对应 NVIDIA 的 TMA / cp.async.bulk)。

用 AS32X601 做一块关节电机驱动板：三相桥、电流采样、封波保护、FOC 代码一次讲透机器人关节这个题目，我前后啃了挺久。第一次真正把它想明白，是看完一台人形关节的内部结构之后：那里头除了电机本体、减速器、磁编码器，还塞着一块巴掌大的驱动板，板子上有主控、有六颗 MOS、有采样电阻、有 CAN 收发器。当时我脑子里冒出的第一个问题不是"这板子怎么画的"，而是——为什么每个关节都要配一块带 FOC 的单片机？

【risc-v专栏 07】启动与 bare-metal 流程本篇定位:RISC-V 专题第 7 篇。本篇把"上电到 main 运行"的完整链路讲透:启动汇编必做 5 件事、多核启动、ROM 固化规则、链接脚本与启动的配合。读完后你能从零写一个 bare-metal 启动流程,能调任何启动死机。

【risc-v专栏 08】扩展生态与 -march/-mabi 匹配本篇定位:RISC-V 专题第 8 篇。模块化是 RISC-V 的灵魂,你天天用 -march=rv32imac 但未必系统理清每个扩展是什么、怎么选、怎么和 -mabi 配。本篇给你完整扩展表 + -march/-mabi 匹配矩阵 + 选型评估方法。读完能给新芯片选型出技术意见、能配对工具链、能评估自定义扩展。

【risc-v专栏 06b】内存架构深挖:PMA / ePMP / Cache / CMO / MMU 细节 / RVWMO 形式化本篇定位:[[06-内存 PMP-MMU-RVWMO]] 的深度展开。06 是"知道有什么、怎么配",本篇是"为什么、形式化、边界、硬件细节"。补充PMA、 PMP 增强(ePMP/mseccfg)、Cache 架构与 CMO 扩展、MMU 的 A/D 位/TLB/sfence.vma/大页、RVWMO 三公理与 fence 位详解、原子操作 reservation set 与 aq/rl。读完你能:调 PMA 相关的诡异 fault、用 ePMP/mseccfg 做安全隔离、配 CMO 做 cache

【risc-v专栏03】CSR 速查与特权架构 M/S/U本篇定位:RISC-V 专题第 3 篇。CSR(Control and Status Registers)是 M-mode 程序员的"控制面板"——所有配置(中断使能、trap 入口、模式切换、内存保护、性能计数器)都在 CSR 里。你写 bare-metal、配中断、切栈、调死机,本质就是读写 CSR。本篇给你一张完整 CSR 速查表和每个关键 CSR 的位级详解,重点是你 trap/中断要用到的 mstatus/mtvec/mepc/mcause/mtval/mscratch。

去 IOE 的最后一公里：IvorySQL 5.4 × RISC-V 实测本文作者：付超，Oracle ACE 与 PostgreSQL ACE 双认证专家，PG 分会西安用户组核心成员。

技术指南：从总线协议到软件可见行为——RISC-V 多核缓存一致性的 Linux 实践在单核系统里，缓存一致性（cache coherence）是一个"免费"的属性：同一时刻只有一份执行流，L1 cache 就是内存的忠实镜像，软件几乎不需要为一致性付出任何心智成本。而一旦进入多核 SoC，每个 hart 都拥有私有的 L1 cache（乃至私有 L2），同一份物理数据在任何时刻都可能存在多份副本——不一致不再是否会发生的问题，而是何时发生、以什么代价被纠正的问题。

RISC-V内存属性配置深度专题——Svpbmt页表位、PMA优先级与设备访问策略缓存一致性篇讨论了 DMA 路径上的显式维护动作，但软件对内存行为的控制还有另一个维度：属性配置。同一块物理内存，作为普通数据访问时应当缓存，作为设备寄存器访问时必须不缓存且保持顺序，作为帧缓冲时又希望写合并。这类差异不能靠缓存维护指令解决——它们需要在访问发生之前就被声明。

RISC-V处理器性能优化：从指令集到微架构的协同设计RISC-V 近年来已经从一种开放指令集架构，逐步发展为覆盖嵌入式、边缘计算、高性能计算和人工智能等场景的处理器生态。与传统封闭指令集架构相比，RISC-V 的重要特点不仅在于开放，更在于其模块化设计：基础整数指令集提供统一的软件执行基础，而向量、浮点、压缩指令以及厂商自定义扩展，则可以针对不同应用场景进一步扩展处理器能力。

RISC-V启动与运行时规范机制解析——BRS约定、HSM多核启动与设备树要求RISC-V 的启动流程在内核文档与各固件实现中散落着大量"约定俗成"：boot ROM 把权限交给谁、多核从哪个 hart 先跑、内核入口寄存器里放什么、设备树里哪些节点必须存在。这些约定如果只存在于各家的实现里，操作系统与固件就无法保证互操作——换一个厂商的芯片，内核可能就起不来。

@嵌入式扫地僧

国产 RISC-V 机器人关节 MCU 量产落地解析：硬件 EtherCAT 支持与进口替代完整指南工业机器人关节控制器是机器人运动系统的核心，长期以来该领域的 MCU 芯片被国外厂商垄断，存在供应链不稳定、成本高、技术支持不及时等问题。传统的关节控制方案需要独立的 MCU+EtherCAT 从站芯片 + PHY 组合，不仅 BOM 成本高，还增加了 PCB 设计复杂度，难以满足小型化关节的设计需求。