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神仙约架

1 年前

【INTEL（ALTERA）】为什么 F-tile Serial Lite IV FPGA IP 设计示例会失败由于Intel Agilex® 7 FPGA I 系列收发器-SoC 开发套件的时钟控制器 GUI 存在问题，当您需要配置芯片 Si5332 的 OUT1 时钟频率时，您可能会发现 F-tile Serial Lite IV 英特尔® FPGA IP设计示例失败。这是因为此 Si5332 GUI 存在问题;无法准确配置 OUT1 频率。