write_verilog时-exclude empty_modules即可
这里也分享一下ICC2 write lvs netlist的命令
write_verilog -exclude {scalar_wire_declarations leaf_module_declarations empty_modules well_tap_cells filler_cells supply_statements} -hierarchy all -force_no_reference */normal_filler tap_cell boundary_cell -force_reference */decap_filler lvs.v
我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？