端口输入的数据为什么要打拍?

一次作者在开发图像时候,对输入的图像没有打拍,直接输出给显示终端,时好时坏,或者图像颜色不正确,最终经过打拍解决了此问题。

c 复制代码
//配置为16-Bit SDR ITU-R BT.656模式时pixel_data[23:16]为高阻。

always @(posedge pixel_clk ) begin
	pixel_data_d1<=pixel_data[15:0];
	pixel_data_d2<=pixel_data_d1;
end

always @(posedge pixel_clk ) begin
	hs_d1<=hs;
	hs_d2<=hs_d1;
end

always @(posedge pixel_clk ) begin
	vs_d1<=vs;
	vs_d2<=vs_d1;
end

always @(posedge pixel_clk) begin
	de_i_d1<=de_i;
	de_i_d2<=de_i_d1;
end


assign pixel_o[19:10]  	= 	{pixel_data_d2[15:8], 2'b00	}  	;//LUMA
assign pixel_o[9:0]  	= 	{pixel_data_d2[7:0] , 2'b00 }	;//CHROMA
assign pixel_clk_o      =   pixel_clk;

未打拍颜色失真:

输入同步后的图片:颜色正常

不明白:一般意义上的理解是外部单bit异步输入,需要打拍消除亚稳态。如果外部进来的随路时钟和数据,为什么需要使用随路时钟打拍随路数据和同步信号后显示正常?

输入并行16bit图像数据,刚开始,我在fpga直接assign输出给显示驱动芯片。显示异常,最后使用进来的随路时钟把所有信号同步后输出,显示正常了。到现在不明白,同步打拍后,到底改变了什么?

有网友解释:同步信号需要严格对齐,打拍也是瞎猫碰死耗子。因为直接通过FPGA走线也不一样场。需要使用set_max_delay约束。

相关推荐
cycf3 小时前
PCIE BAR空间解读(六)
fpga开发
FPGA小迷弟9 小时前
ModelSim操作教程 详细操作手册【一】
fpga开发·fpga·modelsim·fpga仿真·rtl仿真
minglie112 小时前
cocotb 配合 iverilog 搭建 Verilog 仿真工程
fpga开发
minglie112 小时前
常用Verilog模板
fpga开发
weixin_4374977712 小时前
学习笔记:用于EDA的LLMs专题会议论文
人工智能·笔记·搜索引擎·fpga开发
浩子智控3 天前
电子设备DevOps
fpga开发
cycf3 天前
CRC校验
fpga开发
landyjzlai3 天前
AMBA总线(15)关于AXI-stream(sg模式)
arm开发·fpga开发·amba
白狐_7983 天前
Quartus Prime 新手完全使用指南
fpga开发
Aaron15884 天前
三种主流接收机架构(超外差、零中频、射频直采)对比及发展趋势浅析
c语言·人工智能·算法·fpga开发·架构·硬件架构·信号处理