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【PCIE044】基于复旦微 JFM7VX690T 的全国产化 FPGA 开发套件产品概述PCIE044 是一款基于复旦微 PCIe x8 总线架构的 JFM7VX690T 全国产化 FPGA 开发套件，该套件搭载 1 个 JFM7VX690T 核心模块，通过板对板高速连接器将 690T FPGA 的高速接口资源、LVDS 低速接口资源连接至底板，可以在底板扩展不同的接口，以便快速搭建起基于国产化 690T FPGA 的信号处理与验证平台。开发套件具有 1 个 FMC+（HPC）接口，1 路 PCIe x8 主机接口、4 个 QSFP+ 40G 光纤接口、2 路 RJ45 千兆以太网接

复杂可乐机（野火升腾拓展）我们仍以可乐机为背景，一瓶可乐的价格还是 2.5 元。用按键控制投币（加入按键消抖功能），可以投 0.5 元硬币和 1 元硬币，投入 0.5 元后亮一个灯，投入 1 元后亮 2 个灯，投入 1.5 元后亮 3 个灯，投入 2 元后亮 4 个灯，如果投币后 10s 不再继续进行投币操作则可乐机回到初始状态。投入 2.5 元后出可乐不找零，此时 led 灯实现单向流水操作，流水 10s后自动停止；投入 3 元后出可乐找零，此时 led 灯实现双向流水操作，流水 10s 后自动停止。这里也有复位键，其功能是终止

DDR 压测与系统验证知识全集适用对象：硬件测试工程师、Bring-up 工程师、SoC 验证工程师、自动化脚本开发人员核心目标：提升 DDR 压测稳定性、加速问题定位、统一术语认知、规范开发流程

基于FPGA实现卷积方法比较分析方案1:将杂波数据分为16段分别进行存储，当接收到脉冲信号后，利用FIR滤波器实现卷积，再将多各段数据进行延时存储，进行数据的叠加输出。

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DE10-Nano的HDMI方块移动案例——显示器时序(DMT)标准介绍HDMI既可以传输视频信号，也可以传输音频信号。HDMI接口显示使用DMT时序+TMDS编码来实现。当用FPGA控制HDMI的数据传输时，通常可以采用纯RTL实现TMDS算法或者使用专门的HDMI芯片（如ADV7513）这两种方案来完成。本文主要是介绍如何用FPGA控制ADV7513实现HDMI画面显示和音频播放。

芯片-IP集成这是IP的下篇，作为上篇的详细扩展。上篇叫做：芯片-IP初步了解。目录IP 集成内容：IP Catalog 包含哪些内容？

紫光同创FPGA实现 TCP/IP 协议栈，千兆网服务器版本，提供5套工程源码和技术支持紫光-千兆TCP国产FPGA现状：“苟利国家生死以，岂因祸福避趋之！”大洋彼岸的我优秀地下档员，敏锐地洞察到祖国的短板在于先进制程半导体的制造领域，于是本着为中华民族伟大复兴的中国梦贡献绵薄之力的初心，懂先生站在高略高度和长远角度谋划，宁愿背当代一世之骂名也要为祖国千秋万世谋，2018年7月，懂先生正式打响毛衣战，随后又使出恰勃纸战术，旨在为祖国先进制程半导体领域做出自主可控的战略推动；2019年初我刚出道时，还是Xilinx遥遥领先的时代(现在貌似也是)，那时的国产FPGA还处于黑铁段位；然而才短短7年

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【答疑解惑】如何临时解决带Nios II的FPGA设计在测试时遇到time_limited文件导致elf下载不了的问题当你用的Quartus工具是Lite版本（免费版），且FPGA工程里面包含一些需要license的IP时，编译工程会生成带有 time-imited的文件（软件提示的原文是：one or more time-imited megafunctions that support the OpenCore Plus feature that will not work after the hardware evaluation time expires）），这种文件可以下载到FPGA进行测试验证，但Nios I

FPGA_小田老师

AXI_DMA IP核实战：24路并行数据高速存储方案本文是AXI Direct Memory Access IP核在Direct Register模式下的实战例程，参考文档：

为什么需要“输出锁存”它的目的可以一言以蔽之：将组合逻辑产生的输出信号“同步”到时钟节拍上，从而大幅提升电路的稳定性和可预测性。

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柔宇柔性显示屏+x86、arm显示解决方案，还有库存柔宇柔性显示屏的X86与ARM显示解决方案在架构适配、性能表现和应用场景上存在显著差异：

JESD204B 协议解析（5）ILA序列Initial lane alignment sequence（ILAS）是包含链路配置信息的序列。对于AD，ILAS要求是4个LMFC长度，对于逻辑设备（FPGA）要求是4~256个LMFC长度，序列要求： • 每个LMFC的第1个字符为0x1C（K28.0）。 • 每个LMFC的最后1个字符为0x7C（K28.3）。 • 第2个LMFC的第2个字符为0x9C（K28.4）。 • 链路配置从第2个LMFC的第3个字符开始。

PLL之鉴相器PFD当参考时钟和输出时钟的频率相同，相位不同时。PFD会根据输出时钟的相位的关系决定该增加频率还是减小频率，以下图为例，clk1是参考时钟，clk2是输出时钟。可以看出clk2相位滞后于clk1,由于相位是频率的积分，要想增加clk2的相位，则clk2需要增加频率。可以看出 clk2的频率增加后，此时相位差减小了。

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RRU CFR算法理解PC-CFR之前，必须先了解它要解决的核心问题：高峰均比。峰均比：指一个信号在特定时间段内，其峰值功率与平均功率的比值。

AS32系列MCU芯片TIM模块的捕获和比较AS32系列MCU芯片集成4个高级定时器，每个定时器包含一个32位自动重载计数器，该计数器由可编程预分频器驱动，支持递增、递减、中心计数、编码器模式等计数方式。

高性能计算 FPGA 开发：Quartus Prime 18.0 下载安装教程高带宽内存（HBM2）支持Quartus Prime 18.0软件详情Quartus Prime 是英特尔（原 Altera）推出的 PLD/FPGA 设计开发平台，广泛应用于芯片设计、逻辑电路开发、高速接口和嵌入式系统领域。它支持完整的硬件设计流程，从架构设计、逻辑综合、仿真分析，到烧录部署。

FPGA_无线通信

RRU 1588同步为什么RRU需要如此精确的同步。TDD（时分双工）系统：在TDD系统中，上行（手机到基站）和下行（基站到手机）使用相同的频率，但在不同的时间片段（时隙）进行传输。

FMC接口定义FPGA 对 I/O 需求的变化适应性很强。在重新配置 FPGA 以实现新协议之后，只需更换物理 I/O 组件和连接器即可。除非 I/O 组件在扩展卡模块，否则需要改变板级设计。为了避免与设计变更相关的成本和工作量，设计人员一直依赖于 PCI Mezzanine Card (PMC) 和 Switched Mezzanine Card (XMC) 标准。然而，这些标准是多年前为单板计算机（SBCs）等通用解决方案开发的，而不是 FPGA。2008 年 7 月，随着美国国家标准协会（ANSI）批准和发布 V

JESD204B 协议解析（4）Subclass2 时序分析在JESD204B Subclass2系统中，确定性延时的精度主要依据device clock和SYNC。和subclass1相似，首先应确定应用中对确定性延时范围DLU的要求，然后再确定SYNC和device clock的延时匹配。

FPGA_无线通信

FPGA rgmii/gmiiGMII是千兆以太网接口，它使用8位数据总线，在125MHz时钟下工作，每个时钟周期传输一个字节，因此数据速率是1000Mbps。GMII有独立的发送和接收数据线，还有相关的控制信号，比如TX_EN、RX_DV，以及错误信号等。GMII的时序应该是在时钟的上升沿采样数据，控制信号如TX_EN。也需要在时钟边沿有效。