fpga开发

verlog中阻塞赋值和非阻塞赋值初始值:a=1 b=6 c=9得到的结果是:a=7 b=1 c=7核心逻辑：阻塞赋值（=）立即更新左值，非阻塞赋值（<=）仅记录意图、过程块结束后统一更新，且非阻塞赋值的右值采样于「过程块起始时刻的旧值」。

RDMA设计29：RoCE v2 发送及接收模块设计2本博文主要交流设计思路，在本博客已给出相关博文约150篇，希望对初学者有用。注意这里只是抛砖引玉，切莫认为参考这就可以完成商用IP设计。

FPGA实现GTP光口视频转USB3.0 UVC，基于Aurora8B10B+FT602芯片架构，提供4套工程源码和技术支持FPGA基于FT602实现USB3.0 UVC 视频传输什么是UVCUVC全称为USB Video Class，即USB 视频类，是一种为 USB 视频捕获设备定义的协议标准。 USB视频设备类（USB Video Class, UVC）是由USB Implementers Forum（USB-IF）制定并维护的通用协议规范，旨在为基于USB接口的视频采集设备确立统一的通信标准。该标准定义了视频数据流、控制命令及 payload 格式，使符合规范的摄像头、摄像机等设备能够实现真正的“即插即用”（Plug-

12V输入5V/2A输出升降压芯片AH40021、概述：l35*38o6-7573芯片近日，振邦微新推出12V输入5V/2A输出升降压芯片AH4002，AH4002的一款高效率、恒流，恒压充电芯片AH4002。AH4002输入电压范围可由最低4.5伏特到最高40伏特，输出电压5V[1.3--37V]可调整，输出电流高达2A。12V输入5V/2A非常适合于车载小尺寸液晶电视，数码相框、便携DVD、MP4、PMP等便携数码产品锂电池供电设备充电。 12V输入5V/2A应用电路非常简单，外围器件极少12V input 5V / 2A application

verilog的generategenerate是 Verilog/SystemVerilog 中的生成语句，用于在编译时根据参数条件生成重复的硬件结构或选择性地包含代码模块。

从此不归路

FPGA 结构与 CAD 设计（第2章）以下内容总结自《深亚微米FPGA结构与CAD设计》- 作为一个读书笔记与大家共享。部分内容为AI补充，不对的地方还请指出。

FPGA_小田老师

FPGA例程（5）：时钟（clock）分频倍频（PLL/MMCM）实验--vivado行为级仿真、综合后仿真和实现后仿真说明本专栏主要针对与想学习FPGA的同学，从基础的点灯到之后的复杂功能实战例程，从入门到进阶，通过这些例程的学习和了解，希望可以帮助你从一个FPGA小白进阶到FPGA中级阶段，能够处理工作中大多数的FPGA使用场景。

HPS cold reset pin和AVST configuration的功能和作用HPS cold reset pin（HPS_COLD_nRESET）是 Intel SoC FPGA 中用于独立复位 HPS 子系统的双向引脚，不影响 FPGA 核心与 I/O；

Altera FPGA操作系统支持的情况分析有些小伙伴在设计的时候不知道，quartus的版本是否支持linux，或者支持哪个版本，特此给大家整理一下，请参考。

卫星通讯导航FPGA供电单元DCDC芯片ASP4644S2B可靠性分析摘要：随着我国卫星通信与导航系统的快速发展，星载电子设备的自主可控需求日益迫切。FPGA作为卫星载荷处理核心，其供电单元的可靠性与抗辐照性能直接影响系统整体效能。本文重点阐述了国科安芯ASP4644S2B型号在总剂量效应、质子及重离子单粒子效应等地面模拟试验中的验证结果，并结合TY29、TY35卫星在轨应用案例，分析其在实际空间环境中的性能表现。

FPGA学习笔记-图书馆存包柜，乒乓球游戏电路设计内容及要求（1）存包柜共有128个；（2）电路分为两部分：主控电路和每个柜的节点电路；（3）节点电路接受和发送带有地址编码、控制编码的串行数据，也可以采用标准总线结构；（4）节点电路带有条形码/二维码的扫描功能，直接输出布尔量（不需要设计该部分电路）；（5）其余功能自行设定；完成主控电路和节点电路；

从此不归路

FPGA 结构与 CAD 设计（第3章）下以下内容总结自《深亚微米FPGA结构与CAD设计》- 作为一个读书笔记与大家共享。部分内容为AI补充，不对的地方还请指出。

Vivado单独综合某一模块查看资源消耗在写代码的工程中由于还没写完顶层模块或管脚约束无法综合完整工程查看资源消耗。可通过以下方式查看单独某个部分模块的资源消耗。

高云FPGA在线调试/逻辑分析仪简要使用流程高云下的在线调试功能称为GAO ( Gowin Analyzer Oscilloscope ) 。像正常一样在工程内新建文件，但是文件类型选择 GAO Config 然后点击 OK 。

FPGA 工程中常见的基础硬件问题本文整理了 FPGA 工程中常见的基础硬件问题，包括芯片引脚、电源接口、IO 电平、逻辑与时序概念等内容，帮助读者系统掌握 FPGA 工程基础。很多同学在实际调试板卡时总会遇到基础概念模糊的情况，本篇整理了经典问题，看看你掌握了多少~

FPGA 实现无毛刺时钟切换无毛刺时钟切换的目标是在切换时钟源时，确保输出时钟不会产生小于一个周期的窄脉冲（毛刺），从而避免下游电路发生功能错误。这是一个非常经典的数字电路设计问题。在DFS/DVS/DVFS （Dynamic Frequency/Voltage Scaling）等对功耗要求比较高的系统中，无毛刺时钟切换尤为重要。

从接口选型到体系结构认知——谈 CPU–FPGA–DSP 异构处理系统与同构冗余设计在实际工程中，经常会看到如下系统连接方式：很多工程人员在初期都会有类似疑问：为什么 CPU 和 FPGA 用 eLBC？

CPU–FPGA–DSP 异构系统中的总线接口选型——为什么 CPU 用 eLBC，而 DSP 用 XINTF？在航空电子、工业控制、高速信号处理等领域，CPU + FPGA + DSP 的异构处理架构被广泛采用。三者各司其职：

FPGA开发十年心路从业十余年，我依然记得写下的第一行Verilog代码——那是一个简单的RGB灯控制器，三行代码让我兴奋了整整一周。如今，站在客户现场调试复杂的系统时，我才真正理解：FPGA开发不是编写代码，而是构建思维中的硬件世界。

ALINX技术博客

【ALINX 教程】FPGA Multiboot 功能实现——基于 ALINX Artix US+ AXAU25 开发板教程目的本教程介绍如何在 ALINX Artix US+ AXAU25 FPGA 开发板上，通过 Multiboot 实现多个 bitstream 的存储与动态切换，并在配置失败时自动回退至安全镜像（Golden Image）。