fpga开发

FPGA学习笔记＜1＞FPGA的开发流程根据设计需求，明确系统功能与性能指标，确定设计目标与约束条件。明确功能、性能、接口、时钟复位、资源/功耗/成本约束。

AD9653单通道波形怎么看？幅度、频率与基础测量入门AD9653单通道波形是熟悉高速采集平台最直观的入口。软件横向表示采样点或时间，纵向表示数字码值或换算后的电压；一条连续曲线，就是AD9653在一系列采样时刻记录到的数据。先掌握幅度、频率、偏置和削顶的含义，再进入多通道同步和FFT分析，整个AD9653采集流程会更容易理解。

GPT Images 2.5将手稿转时序图效果不佳于我而言，GPT Images 2.5此次最大的亮点是超强的绘图和 Sketch 草图参考能力。这意味着，平时徒手绘制的各种时序图、框架图、流程图也许可以让GPT轻松转换成电子版插入到文档里了。

声学相机介绍一、什么是声学相机声学相机（Acoustic Camera），又称声学成像仪、声像仪，是一种通过麦克风阵列采集声场、利用波束成形算法计算声源分布，并将声场结果以图像形式直观呈现的声学测量仪器。它能够"看见声音"——把看不见的声波转化为可视化的彩色声像图，叠加在光学摄像头拍摄的真实画面上，从而精确定位噪声源的位置和强度。声学相机由以下几部分组成： • 麦克风阵列：由数十个（常见 32、64、128 个）传声器按特定几何形状排布（如螺旋阵列、圆形阵列、矩形阵列等）组成，用于同步采集声场信号； • 数据采集

ZU902 FMC194 可编程宽带信号源实测2.4 GHz 4 GHz 7 GHz 单音与 1.2 GHz 线性调频硬件基于北京科恒盛远科技有限公司研制的 ZU902 主板与 FMC194 子卡。我们在这套硬件上完成了 FPGA DDS 单音、DDR4 复数 IQ 文件回放、AD9166 片内 NCO 和上位机控制的联调，并用 RIGOL RSA6265 频谱仪记录了代表性结果：实数模式 2.4 GHz，复数 MIX 模式 4 GHz、7 GHz，以及中心 4.5 GHz、扫频覆盖约 1.2 GHz 的线性调频（LFM）输出。文末还补充了独立 2×

大盛供应链·卢生

哪些国产芯片可以替代进口芯片，哪些替代不了国产替代喊了几年，到底哪些料真能换、哪些还得用进口？做电子元器件供应链，从天天经手的货物里说点实际情况。

ALINX技术博客

跨越 1819 公里，ALINX 携 AI 异构平台、电子后视镜及 HIL 仿真方案亮相深圳国际电子展2026 年 9 月 9 日至 11 日，华南地区唯一专注于电子与嵌入式技术的行业盛会——ELEXCON 2026 深圳国际电子展暨嵌入式展盛大举行。

Enclustra_China

FMC为何成为FPGA生态的“万能扩展接口”？作者：Michael Yang从AMD/Xilinx生态到国产FPGA，AI时代的硬件平台新机会在FPGA行业，有一个接口标准已经存在了十多年。它不像FPGA芯片那样经常成为新闻焦点，也不像AI加速器那样受到资本追捧，但几乎贯穿了大量高性能FPGA系统设计。它就是——FMC（FPGA Mezzanine Card，FPGA夹层卡）。

tju新生代魔迷

Verilog HDL 学习笔记（十七）| 附录B：PLI子程序清单PLI子程序按功能分为三大类：下面是一个使用ACC子程序读取信号值并打印的C程序示例：对应的Verilog调用：

tju新生代魔迷

Verilog HDL 学习笔记（十五）| 第15章高级验证技术在进入高级验证技术之前，先回顾一下我们一直在用的传统验证方法：定向测试（Directed Test）是传统验证的主要手段——设计者根据功能规格，手写测试向量，逐一验证每个功能点。

国产化嵌入式平台解决方案

从通用计算到实时协同：基于飞腾D3000M+FPGA的国产VPX计算平台设计随着工业控制、实时数据采集、边缘计算等应用不断向高性能、高集成度方向发展，嵌入式计算平台所承担的任务也在发生变化。

tju新生代魔迷

Verilog HDL 学习笔记（十六）| 附录A：强度建模与高级线网类型假设你有一个总线，多个设备连接到同一条线上：如果设备A输出1，设备C输出0，那么总线上的值是什么？答案取决于驱动强度——如果设备A的驱动能力更强，总线为1；如果设备C更强，总线为0；如果两者强度相同，结果为 x（不确定）。

j2b描述smp协议用JSON 定义二进制结构j2b.csdnZynq上UART/IIC/SPI的27个实验-第24课：PL 逻辑模拟 SPI 从设备

FPGA开源工坊

FPGA开发技巧–BRAM资源优化最近在优化之前一个项目的资源，总体来说是BRAM资源占用比较多，导致时序不太好收敛，那么我们就萌生了去优化BRAM资源的想法。

InfinitPro多FPGA原型验证系统｜提升芯片设计验证效率10-100倍InfinitPro是泛联新安自研的超大规模FPGA验证系统，基于多FPGA高速交换互连架构，专为SoC/ASIC芯片设计验证打造。支持从RTL到FPGA原型的全流程自动化处理，自动综合、自动划分映射、自动优化、深度调试，搭配TBA事务级加速引擎与云就绪工具链，让芯片设计团队实现验证效率10-100倍提升。

HLS高层次综合设计技巧--数组一、数组仿真说明 1.数组在c仿真可能出现堆栈空间不够的问题如果指定数组过大，可能导致C仿真失败，这种情况建议使用指针，然后使用malloc进行分配；如果指定数组过大，导致C仿真失败，可以使用增加 C/C++ 代码开发中的内存资源的标准方法是使用连接器选项增大堆栈大小例如以下选项将堆栈大小显式设置为 -Wl,--stack,10485760。在 Vivado® HLS 中可转至“Project Settings” → “Simulation” → “Linker flags”来应用此类选项，或者还

NamoAmitabha128

直接上手 UVM 例子情况：1.没学过 SystemVerilog2.有Questa仿真工具3.工作中项目适合走 "边用边学" 的路线 —— 不先啃 SystemVerilog 语法书，而是直接上手 UVM 例子，遇到不懂的语法现学现用。因为你有 Questa 工具，能随时跑起来看波形，这是最好的学习方式。

301.modelsim自动仿真或者直接在cmd中输入

从近似0基础开始FPGA开发 -- part.10 verilog-ethernet开源UDP协议栈工程学习项目地址：alexforencich/verilog-ethernet 本文承接前面的FPGA网络通信与UDP逻辑设计，从“阅读一个成熟开源工程”的角度，分析verilog-ethernet的目录结构、协议分层、AXI-Stream接口、千兆RGMII数据路径、UDP回环示例以及仿真方法。

紫光FPGA远程升级注意事项（关于GTP_CFGCLK原语使用问题）在设计紫光logos2 FPGA升级方案时参考了之前xlinx的透传方案，也就是mcu直接访问FPGA的flash。结果在烧写sfc文件后加载异常缓慢。正常上电1s加载完成现在需要半分钟甚至更久。最后发现是使用了GTP_CFGCLK这个原语，注释掉之后加载恢复正常。但是不调用这条原语，mcu无法驱动flash的时钟。因此在紫光fae提供的升级参考方案里面找到解决方法。