fpga开发

芯参谋(37):EEPROM_电路设计指南快速决策框：EEPROM / SPI NOR / FRAM / NVSRAM / Flash 怎么选· 数据量 ≤ 256 KB、需要频繁改写单个字节/几个字节、要求 10 年以上保持 → I²C 或 SPI EEPROM（参数、校准值、序列号、计数器）。 · 改写极频繁（每秒数百次以上）、要求写操作无等待、要求超低功耗或抗辐射 → FRAM（FM24CL64 / MB85RC 系列），写入无 tWR 等待， endurance 10¹² 以上。 · 要求 SRAM 级随机写速度 + 掉电自动保存、且能接

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工业视觉新思路：FPGA图像预处理+RK NPU推理，实现高速缺陷检测摘要：传统纯软件工业视觉检测方案普遍存在帧率低、延迟大、CPU占用率高、高速产线丢帧误检等问题，难以适配半导体、3C精密制造、锂电等高速流水线缺陷检测场景。本文提出FPGA前端硬件图像预处理 + RK（RK3568/RK3588）NPU后端AI推理的软硬协同架构，将重复性、高并行的图像清洗、校正、增强任务交由FPGA硬件加速完成，复杂缺陷分类、缺陷定位交由RK NPU轻量化推理，彻底解决“高速采图卡顿、AI推理延迟高、产线节拍跟不上”的行业痛点，实现低延迟、高帧率、高准确率的工业高速缺陷检测，非常适合嵌入

【硬件实战】立创 EDA 绘制 TF/SD 卡模块电路｜SPI 模式原理图 + 阻抗匹配 + PCB 布局布线全教程标签：# 硬件设计 #TF 卡 #SD 卡 #SPI #立创 EDA #PCB 设计 #嵌入式外设在嵌入式项目里，TF（MicroSD）卡是非常常用的大容量存储外设，用来保存日志、采集的数据、图片文件。TF 卡支持SDIO 高速模式和SPI 低速模式，SPI 模式接线简单、兼容性强，几乎所有 MCU 都可以驱动，非常适合新手学习。本文基于立创 EDA，完整解析 SPI 模式 TF 卡接口电路，讲解上拉电阻、ESD 防护、电源滤波，还有高速信号线的阻抗匹配、PCB 布局布线要点。

狂奔蜗牛(bradley)

EtherCAT DC 分布式时钟同步的 ModelSim 仿真：从帧模板到从站行为建模关键词：EtherCAT、DC 分布式时钟、ESC、0x0918、0x0110 DL Status、ModelSim、Verilog testbench、行为级建模、线型拓扑

ALINX技术博客

8 通道同步采样 ADC！AN706 波形显示实验【FPGA黑金云课堂】ALINX AN706 工业级 8 通道同步采样 ADC 模块AN706 是基于 ADI AD7606 芯片设计的工业级 8 通道同步采样 ADC 模块，可直连 FPGA 开发板，用于快速搭建高精度多通道数据采集系统，是工业测控、电力监测、科研实验等场景的标准前端采集方案。

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RK3568+FPGA+CODESYS异构控制方案：赋能半导体设备与工业自动化升级摘要：在半导体精密制造、高端工业自动化场景中，设备对实时控制精度、高速IO响应、多轴同步、边缘智能算力、国产化适配的要求持续升级。传统单一PLC、工控机方案存在算力不足、硬实时性差、接口拓展受限等痛点。本文详解RK3568+FPGA+CODESYS异构融合控制方案，充分发挥RK3568边缘算力、FPGA硬件极速响应、CODESYS标准化软PLC控制的三重优势，深度适配半导体镀膜、刻蚀、分选设备及工业多轴运动控制、智能产线场景，同时适配国产化工业生态，是高性价比、可落地的新一代工业控制解决方案。

allegro入门教程-菜单栏LogicLogic菜单体系解析核心作用：Logic菜单主要处理网络逻辑、差分对、位号、元器件逻辑，尽量不要在PCB端直接修改逻辑，优先原理图改网表导入，避免PCB与原理图不一致。这里只讲常用到的命令，其他在设计中用不到。

数字IC/FPGA设计基础_ILA原理与使用在数字IP/IC，FPGA项目的上板验证阶段，对于一些难以确定原因的bug，比如：RTL仿真时，测试pattern覆盖不够全面，fpga跑起来后的实际信号时序可能跟RTL 仿真不一致，从而出现Bug。一种debug的方式就是用FPGA工具提供的ILA模块（xilixn在ISE中叫：chipscope），来实时抓取FPGA内部数字信号的波形，分析逻辑错误的原因，帮助debug。

FPGA 部署 YOLO 完整指南：从模型量化到 Zynq PS+PL 硬件加速关键词：FPGA、YOLO、Zynq、Vivado HLS、INT8 量化、AXI DMA、卷积加速器、PS+PL 协同设计

学习：chiesel，scalaChisel（Constructing Hardware in a Scala Embedded Language）：

爱吃汽的小橘

异步FIFO核心揭秘：格雷码与指针同步异步 FIFO 用来在两个不同、互不相关的时钟域之间安全传输数据。比如：两个时钟可能频率不同，也可能相位完全没关系，所以不能直接把多位数据从一个时钟域硬塞给另一个时钟域。

基于 P201Pro | 接收端基础知识——Costas环锁定后为何仍会错？DQPSK与前导码相位校正（6）在上小节基于P201Pro | 接收端基础知识——从QPSK点簇到bit流：硬判决、解映射与相位校正实测（5）中载波和定时都锁住了，但在上一篇的最后，我们仍然遇到了QPSK星座整体旋转的问题。当时采用乘以固定常数的方式进行了校正，如下图所示。

基于 AD9361 (PZSDR‑P201Pro) 软件无线电实战综述：从板卡选型、硬件平台升级到 GNU Radio QPSK 完整收发链路本文对整套 PZSDR‑P201Pro（AD9361）软件无线电实战系列做综述梳理：从 AD9361 射频板卡选型避坑，硬件平台由 HackRF One 升级 P201Pro 的时钟实测，再到 GNU Radio 下 QPSK 接收端 Costas‑Loop 载波同步、Gardner 定时环路原理与硬件实测，串联起从比特流到 QPSK 星座点簇完整无线收发信号链路，适合 SDR、FPGA、无线通信算法验证开发者阅读。

炎龙铠甲会合体

从 SPEC 到上板：在 Zynq-7020 上用 RTL 手写一个 YOLO 卷积加速器（完整教程）本文把一个完整的「mini-YOLO（YOLOv2 变体）FPGA 加速器」教学案例从算法原理 → 定点量化 → RTL 前端设计 → UVM 验证 → Zynq 上板 → 时序优化与踩坑全流程串起来。所有代码在正点原子领航者 Zynq-7020（XC7Z020CLG400-2）上跑通，UVM 回归 10 层全部 mism=0 / maxdiff=0。

Vivado 按键消抖与复位模块代码修复详解：KEY_TOP、key、rst_gen 完整实战本文基于实际 Vivado 工程代码，讲解 KEY_TOP、按键消抖模块 key、复位产生模块 rst_gen 和 clk_wiz_0 的配合方式，并修复原代码中的语法错误与逻辑问题。

炎龙铠甲会合体

AXI2ICACHE— AXI4-Full 四路组相联指令 Cache 设计与 UVM 验证项目一句话：基于 AXI4-Full 总线的 4KB 四路组相联 I-Cache 桥接器，完整覆盖 RTL 设计、QuestaSim 仿真、UVM 验证（验证计划 + 80 测试点分解 + 10 个回归用例），命中率 83%+，代码覆盖率 Statement 97% / Branch 93%。

FMQL15/20/45 （复旦微青龙系列 PSOC）新手使用说明适用读者：第一次接触复旦微电子（FMSH）青龙系列 PSOC 的软件 / 硬件 / FPGA 工程师。

低功耗UPF介绍(一)传统分类：动态功耗(Dynamic Power)：晶体管门电路翻转时产生的功耗静态功耗(Static Power)：晶体管不翻转时由非理想效应产生的功耗业内计算分类：泄漏功耗(Leakage Power)：由沟道、栅极、衬底等非理想漏电流产生内部功耗(Internal Power)：晶体管内部寄生参数充放电及短路电流产生翻转功耗(Switching Power)：晶体管负载充放电引起

【Verilog/FPGA】存储器（数组）这是 Verilog 里的存储器（数组）声明，先读一下可视化技能，然后我给你画个内存布局图讲清楚。reg [2:0] data_byte_pre [7:0]; 声明的是一个存储器（数组），不是一个大位宽信号：

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RK3588+FPGA异构架构｜高速数据采集+边缘AI落地应用全解析RK3588+FPGA异构架构｜高速数据采集+边缘AI落地应用全解析文章标签：#RK3588 #FPGA #数据采集 #边缘 AI #工业嵌入式 #PCIe 阅读对象：嵌入式工程师、硬件方案选型、工业设备研发、AI 采集终端开发者