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XC7VX690T-2FFG1157I Xilinx AMD Virtex-7 FPGAXC7VX690T-2FFG1157I 是 Xilinx 推出的 Virtex-7 系列中的旗舰级 FPGA 器件之一，基于 28nm HPL（High Performance Low Power）工艺制造，在性能、功耗与集成度之间实现了高度平衡。该器件主要面向高端通信系统、高性能计算（HPC）、测试测量以及高端视频处理等对数据吞吐能力和实时处理能力。

Terasic友晶科技

【案例展示】友晶科技全息传感器桥接解决方案想象一下，一个 1600 万像素的摄像头，它的原始数据要在毫秒级内完成采集、传输，并驱动 AI 模型实时输出人体姿态估计。这样的实时感知系统如何构建？

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Verilog中有符号数计算该代码实现了一个Sobel边缘检测算法，用于计算图像梯度。通过定义3x3像素矩阵，分别计算水平和垂直方向的梯度（Gx和Gy）。Gx使用[-1,0,1;-2,0,2;-1,0,1]核，Gy使用[-1,-2,-1;0,0,0;1,2,1]核。最终梯度幅度通过G_data=√(Gx²+Gy²)计算得出。代码在时钟上升沿触发，使用寄存器暂存中间结果，通过符号运算完成梯度计算，最终输出10位的梯度幅值数据。

射频链的构成在传统系统中，如果有 NNN 根天线，下述整套设备就要重复 NNN 次。

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Sobel边缘检测的MATLAB实现本文实现了一个基于Sobel算子的图像边缘检测算法。算法首先读取灰度图像，定义水平和垂直方向的Sobel卷积核，然后对图像进行卷积运算计算梯度幅值。通过设定阈值(默认220)将梯度幅值二值化，大于阈值的像素点标记为边缘(1)，否则为背景(0)。处理过程中考虑了图像边界问题，最终输出二值化的边缘检测结果图。该算法能有效提取图像中的边缘特征，通过调整阈值可以控制边缘检测的灵敏度。

数字芯片流程目录一、需求分析二、功能架构设计三、RTL编码四、功能仿真验证（前仿）五、逻辑综合六、STA静态时序分析

逻辑设计工程技术基础给出部分对逻辑系统设计质量有影响的主要实际工程技术，包括逻辑系统稳定性认识、逻辑系统中的竞争和冒险（俗称“毛刺问题”）、程序的可读性和可扩展性设计、 Vivado工具常用辅助功能等内容进行介绍

有限状态机设计基础有限状态机可以实现对外部激励和当前状态的有效相应机制，在数字通信、自动化控制、指令集设计等方面均有重要作用，应用广泛。当前的程序化设计方法使得有限状态机的设计得以极大简化，从过去数字电路教学中较复杂的设计内容演变为基础教学内容，提升了设计效率，这也符合行业对于数字电路系统设计的需求

AG32 MCU可以替代STM32+CPLD吗 (二)AG32 MCU可以替代STM32+CPLD吗？先说结论，可以替代，且在多个应用场景下具备显著优势。AG32 MCU 是一款集成了 RISC-V 内核与 2K CPLD 可编程逻辑的异构芯片，本质上实现了“MCU + CPLD”二合一的系统级封装，因此能够直接替代传统分立的 STM32 MCU 与 CPLD 组合方案。

第一篇：软件无线电（SDR）概念与架构演进软件定义无线电（Software Defined Radio, SDR）是指无线电通信系统的部分或全部物理层功能由软件控制或实现的无线电设备。与传统硬件固定功能的无线电不同，SDR可以在不更换硬件的情况下，通过升级软件来改变工作频率、调制方式、带宽等关键参数。

第二篇：RFSoC芯片架构详解——处理系统（PS）与可编程逻辑（PL）AMD Zynq UltraScale+ RFSoC是目前业界集成度最高的软件定义无线电平台之一。它将处理系统（PS）、可编程逻辑（PL）、射频数据转换器（RF-ADC/DAC）以及软判决前向纠错（SD-FEC）等模块集成于单芯片。

同步FIFO目录FIFO的性质与结构特点FIFO基本时序FIFO的写数据时序结构FIFO的读数据时序结构standard mode，标准模式的读取时序

水云桐程序员

电子自动化技术（EDA技术）FPGA概述FPGA（Field-Programmable Gate Array，现场可编程门阵列）是一种可通过编程配置实现特定功能的集成电路。与固定功能的ASIC（专用集成电路）不同，FPGA允许用户根据需要重新定义其逻辑功能，适用于快速原型设计、实时系统开发和灵活硬件加速等场景。

05 AD9361 LVDS数字接口简介AD9361是一款高性能、高度集成的射频捷变收发器™，专为3G和4G基站应用而设计。其可编程性和宽带特性使其成为广泛收发器应用的理想选择。该器件将射频前端与灵活的混合信号基带部分及集成频率合成器相结合，通过提供可配置的数字处理器接口简化了设计流程。AD9361接收器本地振荡器工作频率范围为70 MHz至6.0 GHz，发射器本地振荡器工作范围为47 MHz至6.0 GHz，覆盖了大多数许可和非许可频段。支持从小于200 kHz到56 MHz的信道带宽。

ZYNQ+OV5640+VDMA+HDMI视频链路搭建实录：从摄像头采集到实时显示做基于 FPGA 的机器视觉项目时，很多同学一上来就急着上算法，但实际上，真正决定项目能不能做下去的，往往不是算法本身，而是最基础的视频链路能不能先跑通。对我这次 ZYNQ 项目来说，也是一样。我这次做的是一个基于 ZYNQ 的视频处理实验平台，前端使用 OV5640 摄像头采集图像，中间通过 AXI4-Stream 视频流在各个模块之间传输，再借助 AXI VDMA 完成 DDR 帧缓存，最后通过 HDMI 输出到显示器。后续我在这个平台上继续叠加了帧间差分运动检测算法，因此，这条视频链路既是显示系统

基于 FPGA 的帧间差分运动检测上一篇我把整个 ZYNQ 视频链路从 OV5640 摄像头采集、AXI4-Stream 视频流、VDMA 帧缓存到 HDMI 显示的搭建过程梳理了一遍。视频链路跑通以后，接下来的工作就不再是“能不能显示”，而是“能不能在这条视频链路中插入算法模块，并且让它稳定工作”。这篇文章就重点记录我在这个项目中做的第一个视频算法实验：帧间差分运动检测

时序逻辑电路设计基础目录触发器和锁存器基本D触发器无异步复位D触发器含异步复位的D触发器含异步复位和同步使能的D触发器基本锁存器

知识充实人生

FPGA设计杂谈之十一：时序报告中时钟的上升沿与下降沿详解目录一、前言二、触发器的边沿触发三、设计示例查看设计的时序报告中，在任意一条时序路径中，source clock path或 Destination Clock path下的第一行要么为clock xxx rise edge，要么为clock xxx fall edge，如何理解这个内容呢？下面将详细介绍。

FPGA工程师面试题汇总（二十五）https://pan.baidu.com/s/1rDsLAXGj8WbX82teSkhuIw?pwd=1234 这份FPGA 系统学习详细资料包是个人花大量时间精心整理的，超多干货全覆盖，从基础到实战一站式搞定，不用再到处薅资料！网盘链接随时可能失效，提取码 1234，先保存再学习，别等失效拍大腿！🔗链接：https://pan.baidu.com/s/1rDsLAXGj8WbX82teSkhuIw?pwd=1234 ———————————————— 以下是以太网接口方向后10个进阶面试题（第11～

ZYNQ + OV5640 + HDMI 视频系统调试记录：一次 RGB888 与 RGB565 引发的黑屏问题在基于 ZYNQ SoC FPGA 的视频处理系统中，常见的系统结构为：本文记录了在搭建 OV5640 + ZYNQ + HDMI 视频系统过程中遇到的一次典型调试问题：由于修改视频数据位宽导致系统黑屏。