fpga开发

51的DSP来了, 100MHz, STC32G144K246DSP，51的DSP来了, 100MHz, STC32G144K246 DSP 与 CPU系统时钟同频, STC32G144K246，51 的 DSP 来了 ===建议跑 100MHz, 120MHz 超频了下面演示 DSP 指令集的程序使用 120MHz 系统时钟 120MHz系统时钟，由内部 IRC时钟-24MHz，HPLL倍频产生。 LIB需要根据工程的代码空间大小模式选择合适的LIB库可以通过查看Target选项卡中的Code Rom Size类型来选择，通常来讲，如果需要使用全部的2

全国产复旦微FMQL100TAI 核心板概述 FMQL100TAI 核心板基于复旦微的PSOC 架构处理器，型号为FMQL100TAI9000，板卡100%采用国产芯片设计，板卡质量等级分为国产I 级和国产J 级。具备强大的运算能力，适用于雷达、通信、图像以及电子对抗等高速实时信号处理领域。

Terasic友晶科技

5-基于C5G 开发板的FPGA 串口通信设计（FT232R， Altera UART IP和Nios II系统串口收发命令）许多应用都需要通过主机上的通用接口和主机进行通信，传统的 RS232 必须通过 RS232接口连接，但如今绝大多数的个人电脑都不再有 RS232 接口，这对于某些工程开发十分的不方便。因此，C5G、DE1-SOC H版本、DE23-Lite、C5P/OSK/TSP等板子设计有UART 转 USB 电路的接口，使得用户可以直接通过 USB 接口与主机进行串口通信。

爱敲代码的loopy

verilog-正弦波生成器右键选中，radix选中unsigned，format选中analog

DDR4系列之ECC功能（六）一、概述在之前我们讲到使用两个ddr4内存实现数据的流水操作的功能特性和适用情况，本章节将工程示例模块列出，并给出模块接口说明和示例代码。二、示例流程框架三、 test_ddr4_0模块说明模块功能描述： test_ddr4_0模块作用是产生读写ddr0的命令，写命令：写命令需要产生wr_start、awaddr_in、awlen_in、wdata_in。每当写突发完成一次，就产生一拍wr_start，并且需要计算awaddr_in的值，awlen_in保持255的值，每次突发256个数据

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3-基于FPGA开发板OSK/TSP/C5P的串口通信设计（CP2102N）本文详细介绍基于Terasic FPGA开发板TSP(又名C5P和OSK)和其板载CP2102N USB-UART桥接芯片的串口通信系统设计与实现。系统采用Verilog HDL编写UART收发控制器，通过CP2102N实现FPGA与PC间的快速稳定通信。

FPGA开发编译FPGA编译问题大集合：问题：* Error (suppressible): (vsim-3053) D:/TestProFPGA/verilog_test/flow_led/sim/tb/flow_led_tb.v(19): Illegal output or inout port connection for port 'led'. # Time: 0 ns Iteration: 0 Instance: /flow_led_tb/u0_flow_led File: D:/TestProFPGA/ver

STM32H743-ARM例程43-SD_IAP_FPGA硬件：银杏科技GT7000双核心开发板-ARM-STM32H743XIH6，银杏科技iToolXE仿真器软件：最新版本STM32CubeH7固件库，STM32CubeMX v6.10.0，开发板环境MDK v5.35，TCP&UDP测试工具，串口工具putty 网盘资料包：链接: https://pan.baidu.com/s/1Y3nwaY4SMxfoUsdqPm2R3w?pwd=inba 提取码: inba

FPGA_小田老师

FPGA语法基础（三）：Verilog 位选择语法详解位选择是Verilog中用于选择向量部分位的语法，主要有以下几种形式：对于具体需求：详细解释：当 i = 0: A[0*32 +: 32] = A[0 +: 32] = A[31:0]

XC95288XL-10TQG144I Xilinx AMD CPLDXC95288XL-10TQG144I 赛灵思Xilinx 推出的一款高性能、低功耗 CPLD（复杂可编程逻辑器件），属于 Xilinx 的 XC9500XL 系列。该系列器件采用 3.3V 低电压 CMOS 工艺制造，支持 5V 兼容 I/O，面向需要确定时序响应、高速逻辑控制和低功耗特性的数字系统。

Verilog 利用伪随机，时序，按键消抖等，实现一个（打地鼠）游戏这里使用Verilog实现了一个“打地鼠”游戏，规则如下：1.灯的亮灭由伪随机数生成，按下对应按钮，可以将灯按灭

奋斗的牛马

OFDM理解在OFDM系统中，对64QAM调制后的信号进行64点IFFT变换，这个“64点”的选择是一个在频谱效率、抗干扰能力和实现复杂度之间取得精妙平衡的结果

【FPGA+DSP系列】——PWM电平光耦转换电路实验分析----电路原理分析，器件选型无论是DSP还是fpga或者是arm产生的pwm信号本身电平大多都是3.3V，然而这个电平太低，驱动不了晶闸管等一些大功率控制器件，所以说需要将PWM信号的电平转换为更高电平，进而满足驱动器件的驱动要求。

FPGA_小田老师

FPGA语法基础（一）：Verilog 数组清零方法详解Verilog 中数组清零是数字电路设计中常见的操作。下面详细介绍各种清零方法及其适用场景。Verilog 数组清零的最佳实践：

奋斗的牛马

FPGA--zynq学习 PS与PL交互（二） HP接口该工程实现了PL通过HP接口（8个字节）下使用AXI协议往DDR中写数据。PS读取处理。这种就是不断地读那块资源。CPU资源浪费下节是DMA

【FPGA+DSP系列】——CCS联合proteus仿真DSP工程，以TMS320f28027芯片为例，LED闪烁仿真。由于新学DSP，加上手里的板子基本上没什么资源，上板已经跑通ADC/pwm/IO控制灯简单外设。下载器本来就不好用，跑一个pwm一直看不到效果，代码没啥问题，都是例程，气的我还是来跑仿真吧。前两天是用matlab跑通了桥式整流的一个简单拓扑结构，因为实际中需要用管子来控制晶闸管的通断，所以想仿真搭建一下整流电路+dsp控制的效果。但是simulink貌似不可以跑dsp的代码，他只能生成dsp的代码，所以用proteus来跑一下仿真。

LCMICRO-13310847746

长芯微LPS5820完全P2P替代NCP51820，LPS5820 是一款高速半桥驱动器，可用来驱动半桥功率拓扑的 GaN 功率管。产品描述LPS5820 是一款高速半桥驱动器，可用来驱动半桥功率拓扑的 GaN 功率管。LPS5820 利用电平转移技术可以提供短且匹配的传输延迟，为高侧驱动器提供−3.5 V 至+100 V(典型)的共模电压，为低侧驱动器提供−3.5 V 至+3.5 V 的共模电压。此外，该驱动器的相位转换速率 dV/dt 变化稳定，额定值为 200 V/ns，适用于高频应用的两个驱动器输出。为了避免过压，充分保护 GaN 功率管的栅极，两个驱动级均使用稳压电路来精确地维持栅源驱动信号的电压幅值。LP

预测电流控制在光伏逆变器中的低延迟实现：华为FPGA加速方案与并网稳定性验证光伏逆变器作为新能源并网的核心设备，其电流控制性能直接影响发电效率与电网稳定性。随着光伏电站向高功率、高可靠性发展，传统基于DSP的电流控制方案面临动态响应慢、谐波畸变率高的挑战。本文以华为300kW组串式逆变器为案例，深入剖析基于FPGA的预测电流控制（MPCC）低延迟实现方案，从技术挑战、架构设计到代码实现，全面展示如何通过并行计算架构突破实时控制瓶颈，满足大规模光伏并网的严苛要求。

核电厂执行器控制系统中的抗辐照MCU选型：为什么需要150krad(Si) TID指标？摘要：核电厂执行器控制系统的数字化升级对微控制器（MCU）的抗辐照能力提出了严苛要求。本文以总剂量（TID）指标为核心，基于国科安芯推出的AS32S601ZIT2型MCU的公开数据与第三方辐照试验报告，从技术规格验证、安全裕度量化、系统级应用三个维度展开分析，重点论证150krad(Si) TID阈值在核级执行器控制应用中的技术必然性。

云数据构建师

TB62262FTAG芯片应用和设计电路图TB62262FTAG 是一款双极型、PWM 斩波式的两相步进电机驱动器。它属于智能驱动器，内部集成了数字控制逻辑和功率MOSFET，使得外部电路非常简单。