fpga开发

芯路行者10 小时前
fpga开发·verilog·fpga·hdlbits
7 HDLBits —— 验证：编写测试激励文件现有如下模块声明：编写一个测试激励模块：对dut模块完成单次例化（实例名可自定义），并生成一路时钟信号驱动dut的clk输入端口。时钟周期为10皮秒，时钟初始电平为低电平0，第一次电平跳变由0变为1。
芯路行者12 小时前
fpga开发·verilog·fpga·hdlbits
4.1 HDLBits —— 时序逻辑电路之锁存器与触发器D触发器是一种可存储1位二进制数的电路，其状态会周期性更新，更新时刻通常为时钟信号的上升沿。 当使用带时钟的always块时，逻辑综合器会生成D触发器（参见alwaysblock2）。D触发器是“组合逻辑模块后接触发器”结构中最简单的形式，其中组合逻辑部分仅为一根导线。生成一个独立的D触发器。
芯路行者14 小时前
fpga开发·verilog·fpga·hdlbits
5 HDLBits —— 构建更大的电路搭建一个计数范围包含0至999的计数器，总计数周期为1000个时钟周期。复位信号为同步复位，触发后计数器归零。
1560820721915 小时前
嵌入式硬件·fpga开发
直流耦合采集卡前端电路调试LMH5401IRMS 是全差分高速放大器（FDA），内置有源巴伦，可实现单端信号转差分输出，直流耦合，无需外部无源巴伦，面向高速采集、射频 IF 链路、仪器前端，专门驱动高速 ADCTexas Inst…。
芯路行者15 小时前
fpga开发·verilog·fpga·hdlbits
4.3 HDLBits —— 时序逻辑电路之移位寄存器设计一个4 位右移移位寄存器，具备异步复位、同步置数、移位使能功能。 端口功能说明 areset（异步复位）：将移位寄存器全部清零； load（同步置数）：给移位寄存器并行载入 4 位输入数据data[3:0]，替代移位操作； ena（移位使能）：执行右移操作（移位规则：最高位q[3]补 0，最低位q[0]移出寄存器并丢弃）； q：移位寄存器的存储输出值。 优先级规则 若置数信号load与移位使能ena同时为高电平（有效），置数 load 拥有更高执行优先级。
芯路行者16 小时前
fpga开发·verilog·fpga·hdlbits
4.2 HDLBits —— 时序逻辑电路之计数器搭建一个 4 位二进制计数器，计数范围包含 0～15，计数周期为 16。复位信号为同步复位，复位时计数器数值置 0。
FPGA小迷弟21 小时前
fpga开发·fpga·硬件开发
FPGA时序收敛实战：从约束编写到布局布线优化全流程时序收敛是FPGA开发中最具挑战性的环节之一，也是衡量开发者水平的重要分水岭。本文从实际项目经验出发，系统梳理时序约束的编写要点、时序违例的分析方法以及布局布线的优化策略，帮助读者建立完整的时序收敛方法论。文章结合Vivado开发环境，提供可落地的XDC约束代码和Tcl优化脚本，让读者能够快速应用到自己的项目中。
FPGA小迷弟1 天前
网络协议·tcp/ip·fpga开发·fpga·硬件开发
AXI4-Stream协议详解与Vivado自定义IP核封装实战AXI4-Stream是ARM AMBA AXI4协议族中面向高速流数据传输的轻量级接口协议，广泛应用于FPGA视频处理、高速ADC/DAC数据采集、软件无线电等场景。本文从AXI4-Stream协议的核心信号与握手机制入手，结合Vivado开发环境，详细讲解如何封装一个自定义AXI4-Stream IP核，并给出完整的Verilog代码示例，帮助读者掌握从协议理解到工程实践的全流程。
zlinear数据采集卡2 天前
arm开发·嵌入式硬件·算法·fpga开发·架构·开源
数据采集卡从入门到精通（10）：采样率与分辨率的核心关系——反比律、架构分布与过采样采样率和分辨率是采集卡规格表的头两行，它们不是两个独立旋钮，而是一对此消彼长的"跷跷板"。本文讲清三件事：为什么二者天生反比、六大架构在"速度-精度平面"上如何分布、以及过采样技术如何用采样率买分辨率。全文约4500字。
zlinear数据采集卡2 天前
开发语言·数据库·fpga开发·开源·c#
数据采集卡从入门到精通（9）：分辨率与精度——16位卡不等于1/65536的精度"16位分辨率"和"精度0.1%"是两回事——这是采集卡选购中最常见、也最昂贵的误区。本文系统讲清分辨率、绝对精度、相对精度、非线性、失调、增益误差六组概念的关系，并给出精度预算的实战方法。全文约4000字。
Hello-FPGA2 天前
人工智能·fpga开发·pdf
AI 如何自动通过 PDF 原理图生成管脚映射以一块 Zynq7010/7020 核心板原理图（12 页、400+ 管脚条目）为例，复盘 AI Agent 从「PDF 原理图」到「可复用的管脚映射知识库」的完整实践，以及它如何改变 FPGA 约束编写与核对的工作方式。
zlinear数据采集卡2 天前
开发语言·arm开发·嵌入式硬件·fpga开发·c#
数据采集卡从入门到精通（7）：流水线型ADC——级级接力，高速与高精的平衡术采样率上百MSPS、分辨率还要12~16位——这个"SAR够不着、Flash太烧钱"的区间，属于流水线（Pipeline）型ADC。通信基站、软件无线电、高速示波器、医疗影像的核心都是它。本文拆解流水线的分级结构、数字误差校正、流水延迟，并完成ADC架构三部曲的对比总结。全文约4000字。
鬼手点金2 天前
fpga开发·verilog·vivado·xilinx·vhdl·altera·lattice
FPGA常用型号参考FPGA市场主要由国际巨头和快速崛起的国内厂商两大阵营构成。国际厂商凭借深厚的技术积累和广泛的产品线，覆盖从顶尖数据中心到低功耗边缘计算的全场景；国内厂商则在通信、工业控制和汽车电子等特定市场加速追赶，部分已实现中高端突破。
Kong_19943 天前
fpga开发·芯片开发
芯片开发学习笔记·二十九——大模型基础知识与 KV Cache 详解在深度学习中，Weight（权重）是模型学习到的计算规则，Activation（激活值）是输入经过这些规则计算后产生的动态中间结果。基本关系为：
m0_46644103詹湛3 天前
fpga开发
FPGA 定点数、小数与负数的加减乘除原理面向 Verilog/SystemVerilog、Vivado 和 FPGA DSP 硬件实现的定点数入门与工程实践文档。 重点讨论：二进制小数、补码负数、加法、减法、乘法、除法、位宽、溢出、舍入、饱和以及 DSP48 推断。
zlinear数据采集卡3 天前
开发语言·arm开发·嵌入式硬件·fpga开发·开源·c#
D223上位机C#开发实战：从帧解析到波形显示的完整实现拿到D223的开源上位机源码后如何理解和修改？本文从C#代码层面，解析上位机的帧接收解析、CRC校验、波形绘制和校准界面实现。
minglie14 天前
fpga开发
简易寄存器接口SMMR---iic控制器用vio_uart_rpc协议,测试IIC接口的AT24C64.csdn 嵌入式终端AtShell的verilog版.csdn 简易寄存器接口SMMR的vio_uart桥接.csdn 简易寄存器接口SMMR.csdn 可配置的PWM外设模块.csdn
zlinear数据采集卡4 天前
开发语言·arm开发·嵌入式硬件·fpga开发·开源·c#
D223 ADC数据处理流水线：从原始采样值到工程单位的完整转换链一颗ADC芯片输出的只是数字编码，如何把它变成用户看得懂的电压值？本文从代码层面完整解析D223的ADC数据处理流水线：原始值→滑动平均→量程转换→校准插值→工程单位。
FPGA小迷弟4 天前
fpga开发·fpga·硬件开发
Vivado中高速收发器GTX/GTH的配置与调试实战在FPGA高速数据通信领域，Xilinx 7系列FPGA内置的GTX/GTH高速收发器是连接高速ADC/DAC、光纤接口、PCIe等高速外设的核心桥梁。本文从实际工程角度出发，详细介绍GTX/GTH收发器的内部架构、Vivado IP核配置流程、关键参数含义，并结合一个实际SFP光口通信案例，给出从IP配置到上板调试的完整实践指南，帮助读者快速掌握高速收发器的工程化应用。
FPGA小迷弟4 天前
fpga开发·fpga·硬件开发
Vivado ILA与VIO调试工具实战指南：从入门到精通在FPGA开发过程中，调试往往占据整个开发周期30%~50%的时间。Xilinx Vivado提供的集成逻辑分析仪（ILA，Integrated Logic Analyzer）和虚拟输入输出（VIO，Virtual Input/Output）是片上调试的两大核心工具。本文将结合实际项目经验，详细介绍ILA和VIO的配置方法、触发条件设置、波形分析技巧以及常见问题排查，帮助开发者快速定位硬件问题，提升调试效率。