fpga开发

Lattice 自定义IP业务逻辑核Lattice IP Packager 是一个图形工具，用来把 IP 核的所有代码、配置和资源整理成标准 IP 包，让 Radiant 和 Propel 能直接调用使用。本文档的目的是介绍 Lattice IP Packager 2025.2，帮助你快速上手，并创建一个自定义 IP 模块的软件包。

FPGA FIFO一篇完整解释FIFO （先入先出, First In First Out ）存储器，在 FPGA 和数字 IC 设计中非常常用。根据接入的时钟信号，可以分为同步 FIFO 和异步 FIFO 。

【IP核】 Xilinx FPGA LVDS 高速接口，含验证工程与板级测试用例在高速数据采集、工业通信、医疗影像、雷达信号处理等领域，LVDS（Low-Voltage Differential Signaling，低电压差分信号）因其低功耗、高抗干扰、长距离传输等特性，已成为板间与设备间高速串行互联的主流技术方案。然而，在实际工程落地中，FPGA 开发者常面临以下技术挑战：

基于Xilinx FPGA的LVDS高速串行通信系统 - 完整源码解决方案(一）（文末附源码）物理层接收（lvds_rx_recv.v）Xilinx SelectIO原语封装（ISERDES）10:1串并转换

航天器多路并联大功率电源系统设计与ASP4644均流特性分析摘要：随着商业航天载荷功率需求的不断提升，航天器电源系统需要在有限体积与重量约束下实现大功率输出。本文以厦门国科安芯科技有限公司ASP4644四通道降压稳压器为研究对象，基于该器件数据手册与芯片测试报告中的实测数据，系统分析了其在多通道并联输出、均流特性、温度性能及保护功能等方面的技术表现。ASP4644四通道并联时最高可提供16A输出电流，各通道预设相位差为多相交错工作提供了基础。测试数据表明，该器件在-55°C至105°C的宽温度范围内可维持正常工作，高温过温保护阈值约135°C结温。本文从航天器大功

从零开始设计riscv cpu记录之二目前写的代码，是最简单的基本的思路，后期再慢慢添加控制逻辑，逐步完善。

从网络栈继续往下：micro:bit、2.4GHz、调制方式，以及一个不太靠谱但很有趣的想法本文是对 Thoughts on going down the network stack 的整理与翻译。

FIR 数字滤波器 --verilog设计实现串行FIR数字滤波器

zlinear数据采集卡

从协议解析到波形实时显示：硬核拆解ZLinear采集卡上位机软件的开发架构zlinear开源电子大家好，我是ZLinear的硬件工程师。在之前的三十多篇博文中，我们从PCB的微观物理世界聊到了RT-Thread的多线程调度，从Modbus协议栈聊到了选型指南，几乎把采集卡的“硬”功夫讲透了。但每当我分享完底层原理，总有读者会追问一个很实际的问题：“张工，硬件是跑起来了，可那个能把波形画出来的上位机软件，到底是怎么写的？它怎么知道下位机发过来的一堆字节是什么含义？”

ModelSim 仿真时 Simulate 无反应或只显示 Loading 的解决方法：网卡问题排查在使用 ModelSim 进行仿真时，点击 Simulate 按钮后，仿真器无任何反应，或者状态栏一直显示 Loading...，无法启动仿真进程。

vivado中的AXI Interconnect到底应该怎么用，他的底层原理是什么，一篇文档全部理清楚！！！掰开揉碎 AXI Interconnect：从“堵车”到“高速立交”，把总线互联彻底说透说在前面在用 Zynq 或 MicroBlaze 搭系统的时候，大家肯定都会遇到这种情况：处理器（PS 或软核）想访问好几个 AXI 外设，一开始简单，把主机的 M_AXI 往从机的 S_AXI 一接，搞定。可一旦设备多起来，一个主机要带三四个从机，或者来了两个主机（比如 PS 的 GP0 加一个 DMA）要共享访问同一块 DDR，你总不能画一堆蜘蛛网一样的直连线吧？

基于FPGA的串口UART-强化篇目录串口介绍RS232信号线RS232 通信协议RS232电路分析串口发送模块UART_TX绘制模块框图及波形图

ASC4T245S分组双向控制架构深度解析：独立DIR/OE控制、QFN16封装与混合方向总线桥接在多位数总线收发器的设计空间中，绝大多数器件采用统一的DIR控制——所有4位（或8位）共享同一个方向控制信号，要么全部A到B，要么全部B到A。ASC4T245S打破了这个限制——4位被分为两个2位组，每组拥有独立的DIR和OE控制，允许同一颗芯片内同时存在A到B和B到A两个方向的数据流。本文深入解析这种分组控制架构的实现原理、工程价值和设计边界，帮助工程师理解这颗QFN16封装的商业航天级混合方向总线桥接器。

hsb fpga/ 目录分析根据对 fpga/ 目录下代码的深入分析，该目录包含的是 Holoscan Sensor Bridge (HSB) 的 FPGA 核心 IP 及参考设计，其主要功能可以概括为：将各类传感器数据通过 FPGA 采集、封装为网络数据包，并以极低延迟通过以太网（RoCE/UDP）传输到主机 GPU 内存，同时提供精确时间同步（PTP）和完整的控制通路。

GT系列2：GT基础架构（二） 7系器件GTP架构概述： 7系器件收发器架构特性如下图，该节主要看GTP一栏，其中带x的为收发器支持的特性：

GPU Direct DMA RDMA 与FPGA 通讯在Jetson 平台的测试表现参考 https://docs.nvidia.com/cuda/gpudirect-rdma/index.html

想你依然心痛

电源时序控制：多路电源的上电顺序与监控——复位、看门狗那些看似慢的时光，恰恰是在为未来的快积蓄力量慢不是停滞，是扎根、试错、积累认知。没有那些“慢”的沉淀，未来的“快”会是脆弱的、不可持续的。慢，是为快准备的唯一方式。

坏孩子的诺亚方舟

FPGA系统架构设计实践15_高云Arora V系列时钟体系a）本节背景：国产FPGA存在时钟架构模糊、设计指引缺失等痛点。因此该时钟体系解决 1）时钟资源不分层，内核逻辑与高速IO共用布线，高频下抖动、串扰超标，时序收敛难度大； 2）时钟门控、切换等功能依赖用户逻辑搭建，容易产生毛刺和亚稳态，无法满足车规功能安全、低EMI要求； 3）不同规模器件资源无梯度匹配，小设计浪费资源，大设计资源不足。高云Arora V系列时钟体系正是针对上述问题，提出的分层专业架构。

入门 CNN 结构全解析｜从流程图理论到 FPGA Verilog 硬件实现（含习题带讲解）本文基于单卷积基础 CNN 流程图，完整拆解每一层理论知识点，搭配FPGA 可综合 Verilog 硬件工程实例（面向手写数字 MNIST 识别场景），同时配套选择、简答、计算、硬件代码习题并逐题讲解，适合深度学习硬件加速、数字 IC、FPGA 图像处理入门学习，可直接发布技术博客。网络完整数据流链路：图像输入层 → Conv卷积层 → ReLU激活层 → Pooling池化层 → Affine全连接层 → ReLU激活层 → Affine全连接层 → Softmax输出层整体分为两大模块：卷积特征