fpga开发

ALINX技术博客

【期刊共读】如何应对 FPGA 短缺常态？导语全球 FPGA 交付周期都从 8 周飙至 52 周甚至更久？高端器件一芯难求，传统设计方法正在让项目陷入被动。是时候把供应链可用性当作工程参数，重新规划您的器件选型和供应策略~

短波接收机灵敏度测试上位机软件版本：20260824，FPGA版本、ZYNQ版本等信息如下图：硬件平台：LAN-404：全国产化飞腾D2000+JFM7VX690T+A/D+短波调理，支持1.5MHz~30MHz短波接收，点频信号可到-130dBm.

从近似0基础开始FPGA开发 -- part.6 逻辑设计与状态机本篇以一个简单的纯逻辑工程作为案例，穿插介绍一些FPGA逻辑开发的设计思路。先构思一个基础功能：以开发板上的按钮为控制输入，让开发板上的两颗LED灯在每次按下时交替闪烁。

【实战】Vivado FPGA 从零实现 UART 串口收发：波特率生成、状态机设计与仿真调试接手一块 Artix-7 评估板时，板卡只有 USB-UART、LED、按键和两个扩展口，没有 JTAG 调试器。当时要确认 FPGA 内部一个 32 位计数器是否在正确翻转，试了三条路：用 Vivado 的 ILA 逻辑分析仪需要 JTAG 下载器，现场没有；用板载 LED 观察只适合看单 bit 电平，32 位计数器的中间位变化根本看不出来；最后只能靠 USB-UART 把数据打出来。折腾一天后决定自己写一套 UART 收发模块，从此这块板子再没缺过调试手段。

郭郭的柳柳在学FPGA

紫光DDR3工程仿真遇到的坑这段时间有个项目需要用到紫光的DDR3以及HSSTHP两个IP，这几天在整DDR3的仿真。经过我几天的努力终于能看到IP的ddr_init_done拉高了。紫光PDS软件直接生成的modelsim 可运行tcl文件有很多问题，这里对需要修改的地方做个总结

ASC8T245S：把 8 位并行总线稳稳“跨过“电压域的双电源收发器在混合电压系统里，一颗 1.8V 的 MCU 常要和一排 3.3V 甚至 5V 的外设交换 8 位并行数据：传感器、FPGA、存储器、显示驱动……这些总线方向往往是"已知且可命令"的，而不是靠边沿自动判别。普通免方向电平转换虽然省事，却不适合需要显式控向、整体隔离、掉电保护的总线场景。本文以 ASC8T245S 数据手册的硬约束为边界，给出 8 位双电源总线收发器的选型、跨压设计与验证框架；所有参数均取自手册，凡涉及具体板级接法均标注为设计建议，不把未验证细节当成芯片事实。

DW IP详解DesignWare IP是Synopsys公司提供的一系列预先设计、验证和优化好的电路功能模块集合。你可以把它理解为一个“超级标准单元库”。如果说标准单元库（如与门、或门）是盖房子的“砖头和水泥”，那么DesignWare IP就是已经用这些材料搭建好的、功能完整且性能经过极致优化的“预制房间”

Xilinx下载文件里的BIT、BIN、MCS有什么区别？先分清JTAG配置和Flash启动同一个FPGA工程可以生成不同格式的配置文件。选错文件或烧录地址，即使工具提示操作完成，断电重启后也可能无法启动。文件格式应由配置方式和存储器类型决定。

FPGA技术未来竞争发展出路1.核心定位：不与GPU正面竞争 FPGA不会取代GPU，二者定位不同。FPGA更多作为协处理器，擅长确定性低延时、网络卸载、细粒度算法调度；GPU主打大算力吞吐，ASIC胜在成本，但灵活性不足。FPGA最大短板不在硬件工艺，而在软件生态，缺少类似CUDA的开发工具链，RTL开发门槛高。传统通信业务占比从80%回落至40‑50%，增量转向新场景。 2.三大核心新赛道（三张牌） -低延时场景（金融为主）：FPGA输出具备硬件确定性，无操作系统抖动，适合极速量化交易。国内量化交易占比仍有较大提升空间，同时存在

昆山森启智能科技有限公司

FPGA控制器无

昆山森启智能科技有限公司

基于深度学习GPU(ORIN NX)+FPGA双光谱视频处理模块

LCMICRO-13310847746

国产长芯微LD151完全P2P替代ADP151,是一款超低噪声、低压差线性稳压器产品描述LD151 是一款超低噪声、低压差线性稳压器，其工作电压范围为 2.2V 至 5.5V，并支持最大 150mA (LD151L)、200mA (LD151M)或 250mA (LD151P)的输出电流。LD151 压差很小：150mA 负载条件下，LD151 系列压差为70mV (LD151L)，200mA负载时为94mV (LD151M)，250mA 负载时为 118mV (LD151P)，这使得 LD151 可以在宽输入电压范围内高效率工作。得益于优化的电路拓扑结构，LD151 在没有旁路电容

2026高端FPGA选型指南与核心供应商解析进入2026年，计算架构的演进愈发呈现出多元化与异构化的趋势。在云端AI训练、边缘智能推理、高速通信与实时控制等前沿领域，单纯依赖通用CPU已难以满足对性能、功耗与延迟的极致要求。此时，作为可编程硬件加速核心的FPGA（现场可编程门阵列）展现出了无可比拟的灵活性。而在众多FPGA平台中，AMD（原Xilinx）的Kintex UltraScale+系列，凭借其在性能、功耗与成本之间取得的精妙平衡，成为了驱动众多行业创新的“中坚”力量。

Terasic友晶科技

【教程】Agilex 5 SOC FPGA的HPS端如何响应FPGA端中断（二）——修改Quartus工程（GHRD工程）要在FPGA侧产生按键中断，首先需要在硬件设计中添加一个支持中断输出的PIO外设，并将其中断信号连接到HPS的FPGA中断输入口上。

FPGA系统SRAM外扩芯片选型与工程应用要点一、为什么要选用SRAM外扩芯片 FPGA内部自带Block RAM与分布式RAM资源，能够实现高速存储访问，但片内存储容量受芯片型号约束。中低端FPGA片内RAM资源通常只有几Mb到十几Mb级别，一旦项目需要中等容量、低确定延迟的数据缓存，完全依靠升级更高规格FPGA来换取片上内存，会带来BOM成本大幅上涨，还会造成逻辑资源浪费。伟凌创芯EMI的SRAM外扩芯片就是外挂在FPGA硬件总线之上的静态存储芯片。市面上通用SRAM外扩芯片容量区间大多落在128KB～10MB区间，特殊型号可向更小或更大容量延

FPGA下载成功但上电不运行怎么查？配置Flash、启动模式与电源时序JTAG下载后功能正常，断电重启却不运行，通常说明逻辑本身未必有问题，应重点检查配置文件是否写入非易失存储、启动模式是否正确，以及上电时序是否满足要求。

努力搬砖的小H

FPGA应用技巧之DDR3读写自检方案设计与IP仿真总结本项目基于现有的FPGA开发板上对 DDR3 存储器进行读写自检，验证 DDR3 硬件通路（数据线、地址线、控制线等）的好坏。核心需求如下：

PS通过AXI总线控制PL的LED灯实验之四---编程下载调试本文适用于复旦微的FMQL系统的psoc产品（FMQL10/15/20/45）如果只开发ps端的控制接口，可以直接使用procise导出的bsp代码来控制ps端自带的外设，此时是可以没有bit流的。如果需要用到pl端的 ip 核，则需要对应的bit程序，并且要移植该ip核的驱动程序。

小卫星综合电子系统中RISC-V抗辐射MCU的功能安全与多接口集成架构分析近年来，以小卫星（SmallSat）和立方体卫星（CubeSat）为代表的商业航天器呈现出功能密集化、体积小型化和成本可控化的发展趋势。传统卫星平台中各分系统独立配置专用控制单元的"烟囱式"架构，已难以适应小卫星在有限体积、重量和功耗约束下实现多功能集成的需求。综合电子系统（Integrated Avionics System, IAS）架构应运而生，其核心思想是通过高集成度的通用计算平台，以软件定义的方式承载姿态控制、电源管理、热控、测控数传等传统分系统功能，从而最大限度地复用硬件资源、减少互连接口、提

FPGA中的LUT和DSP你可以把FPGA想象成一个装满“乐高积木”的盒子，而LUT和DSP就是其中最关键的两种积木块：LUT（查找表）：是万能的“软逻辑”积木，可以拼成任何形状，但拼复杂东西时费时费力。