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FPGA (QSFP28 + CMAC US+ RoCEv2) 与 Ubuntu22 + Mellanox 网卡直连分析这是 Holoscan Sensor Bridge 的 vitis/xcku5p 参考设计，基于 Xilinx Kintex UltraScale+ 器件，通过 QSFP28 + CMAC US+ 实现 100GbE，并在其上搭建了一套简化/定制的 RoCEv2 协议栈，用于低延迟传感器数据直写主机（或 GPU）内存。

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RK3568+FPGA高速并行采集｜半导体探针测试设备多通道同步数据采集系统设计半导体探针测试设备是晶圆CP测试、芯片成品FT测试的核心精密装备，主要通过微探针阵列接触晶圆裸片、芯片引脚，完成电性参数高速采样、阻抗检测、电压电流精度采集、良品与不良品分选判定，其采集精度、同步性、采样速率直接决定芯片测试良率与测试效率。

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RK3588+FPGA+EtherCAT异构架构解析｜工业场景如何同时保住AI算力与微秒级运动实时性RK3588+FPGA+EtherCAT异构架构解析｜工业场景如何同时保住AI算力与微秒级运动实时性📌 专栏：RK3588+FPGA+EtherCAT 工业AI控制器实战连载

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从“脏信号”到“纳伏级纯净”：硬核拆解DABL7606的多级抗混叠滤波与24位过采样算法大家好，我是ZLinear的硬件工程师。在前面几期的博文中，我们把DABL7606的DDS波形合成、PWM脉冲控制、W5100S以太网架构和电源防护树翻了个底朝天。但后台有做传感器研发和高精度测控的读者提了一个非常“触及灵魂”的问题：

HDMI数据的接收发送实验（二十）概述本章节准备把过解码后的RGB和行场同步信号进行像素信息统计（pixel_message子模块）。由行场同步及de信号可以算出每一帧图像里，行同步有多少，场同步有多少，这就是接收到的视频的像素值。二、pixel_message模块解析此模块是一个用于视频时序参数测量模块。通过监测视频同步信号（h_sync、v_sync）和数据有效信号（de），自动计算并输出每行有效像素个数（水平分辨率）和每帧有效行数（垂直分辨率）。该模块用于动态获取输入视频的分辨率信息。

三、实战篇-NVME SSD控制之FPGA实现（一）本章节讲述如何使用FPGA（纯verilog语言）实现NVME SSD硬盘的读写控制。参考：FPGA控制NVME开发流程-CSDN博客

软硬协同实时控制｜RK3588业务调度+FPGA硬件时序，ethercat实现半导体设备微秒级响应(125us)软硬协同实时控制｜RK3588业务调度+FPGA硬件时序，实现半导体设备微秒级响应📌 专栏：RK3588+FPGA半导体AI设备实战连载

从零开始设计riscv cpu记录之七对应的代码：要注意：表格中的index是逻辑抽象出来的，并没有物理结构，只是为了展示BTB有多少项复位后数组的初始状态是：valid=0, tag=0, target=0x0

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AI视觉跟随运动控制实战｜RK3588 NPU检测+FPGA EtherCAT多轴联动精准跟随方案，适用于半导体视觉对位等AI视觉跟随运动控制实战｜RK3588 NPU检测+FPGA EtherCAT多轴联动精准跟随方案📌 专栏：RK3588+FPGA+EtherCAT 工业AI控制器实战连载

RK3588+FPGA半导体设备量产踩坑大全｜发热、时序漂移、推理抖动、成像干扰、EMC干扰方案RK3588+FPGA半导体设备量产踩坑大全｜发热、时序漂移、推理抖动、成像干扰根治方案📌 专栏：RK3588+FPGA半导体AI设备实战连载

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FPGA硬件开发怎么选靠谱方案商？做过硬件研发的都知道，FPGA项目本身复杂度就不低，从设计到量产能踩的坑能绕一圈。很多采购其实都踩过这个坑：找了个人工作室或者小团队开发，样品调试勉强过了，量产后信号完整性出问题，要么就是EMC不达标过不了认证，交期一拖再拖，预算直接超了一大截。

QSFP28、RoCEv2、RFSoC-4x2 数据传输与器件链路1MB 数据通过 RoCEv2 协议，从 RFSoC-4x2 传输到另一台 RFSoC-4x2 的完整数据流过程。重点展示串并转换、并串转换的每个细节，以及跨器件时的协议封装/解封装。

基于ZYNQ-7000的Ethernet驱动配置目录前言一、网口驱动运行成功的必要条件二、创建Vivado硬件平台2.1 PS端网口MIO的引脚配置2.2 网口时钟配置

关于MCU下位替换FPGA的经验与方案故事：那年~遇到FPGA是在大一电赛的那段时间了，我的方向是做高频题。我的技术栈从单片机基本外设到FSMC的8080屏幕、到LTDC的RGB屏幕、到FreeRTOS、到TouchGFX图形库、到BL和外部Flash、到内外部SDRAM混合使用

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【教程】Agilex 5 SoC 的两种启动模式的开发演示（一）（FPGA Configuration First）Agilex 5 SoC FPGA 集成了高性能 FPGA 结构与双集群 ARM 处理器系统（HPS，包含双核 Cortex‑A76 与双核 Cortex‑A55），为嵌入式开发者提供了兼具硬件可重构性与强大软件处理能力的异构计算平台。针对系统复位后由 FPGA 还是 HPS 主导启动流程，Altera定义了两种不同的引导模式：FPGA Configuration First和HPS Boot First。

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【黑金云课堂】FPGA技术教程Vitis开发：SD卡WAV文件读取音频播放实验本实验基于 FPGA 纯硬件逻辑实现无操作系统的简易音乐播放器，通过 SPI 接口读取 SD 卡数据，以裸扇区搜索方式定位 WAV 音频文件，最终驱动 WM8731 音频编解码芯片完成实时播放。方案具备纯硬件实现、低资源消耗、高实时响应的核心特点。

Xilinx FPGA——时钟IP核MMCM、PLL时钟资源解释：PLL（Phase-Locked Loop）：纯模拟锁相环，结构精简，抖动更小、功耗更低，但功能"够用就好"

AXI跨时钟域与数据一致性——CDC FIFO深度不够、写后读冒险、多Master仲裁、乱序返回，出了Bug根本查不出来AXI协议里最隐蔽的Bug，不是握手写错，不是地址算错。而是跨时钟域——数据在时钟边界悄悄出错，仿真100次有99次不出现，上板跑一周才出一次。

基于Xilinx FPGA的LVDS高速串行通信系统(三）--数据训练及握手机制【文末源码】章节合集：基于Xilinx FPGA的LVDS高速串行通信系统(一）基于Xilinx FPGA的LVDS高速串行通信系统(二）

coremark移植坑之-nostartfiles -nostdlib参数> 想象你买了一套毛坯房（裸机芯片），里面什么都没有——没有地板、没有水电、没有天然气。现在你想直接搬进去住（运行 CoreMark 程序）。