PCIE BAR空间解读（六）
文章目录
- [PCIE BAR空间解读（六）](#PCIE BAR空间解读（六）)
先举个例子：FPGA 负责采集一段数据，这段数据采集好后我们要把他们传到 CPU 内存中的一段地址上，这段地址需要由CPU 动态获取，然后 CPU 写到 BAR0。FPGA 从 BAR0 中读取到传输地址，完成最终的数据传输
PCIE完成流程如下：
这是一个典型的 "BAR寄存器作为控制通道 + DMA引擎完成数据传输" 的应用场景。下面分步骤详细解析：
场景理解：BAR0作为"传输地址指针"
在这个设计里，BAR0并不是直接传输数据的"货车"，而是一个存放"送货地址"的告示牌。CPU把目标内存地址写到BAR0，FPGA的DMA引擎读取这个地址后，把采集的数据"快递"过去。
完整工作流程
FPGA采集模块 FPGA DMA引擎 BAR0寄存器 系统内存 主机CPU FPGA采集模块 FPGA DMA引擎 BAR0寄存器 系统内存 主机CPU 1. 初始化阶段 2. 数据采集阶段 3. 地址获取阶段 4. DMA传输阶段 5. 中断通知阶段 分配DMA缓冲区(物理地址:0x2A00_0000) 写地址 0x2A00_0000 (通过PCIe Memory Write TLP) 启动采集传输命令 采集数据就绪(FIFO满) 读地址 0x2A00_0000 (FPGA内部逻辑读取) 发起PCIe写请求，地址=0x2A00_0000 传输完成确认 发送MSI中断 从0x2A00_0000读取处理数据
- 为什么这样设计？
优点：
- 灵活性：CPU可动态分配内存，适应不同大小的采集任务
- 标准化：符合PCIe规范，驱动程序通用性强
- 性能：DMA直接访问主机内存，无需CPU拷贝数据（零拷贝）
- ⚠️ 注意事项
. 原子性问题：如果传输地址在DMA过程中被CPU修改，会导致数据混乱