1.赋值语句：
（1）在VHDL中，只能在VHDL程序的并行部分进行信号说明，但是可以在VHDL的并行语句和顺序语句中同时使用信号的赋值语句。
（2）变量的说明和赋值语句只能在VHDL程序的顺序语句部分进行说明和使用，即只能出现在进程、过程和函数中。
2.case语句中的条件表达式的值必须列举穷尽，又不能重复。不能穷尽的条件表达式的值用others表示。
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