[深入理解DDR5] 2-1 封装与引脚

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专栏 《深入理解DDR

1 DDR5 颗粒 X4 X8 X16

这里的 X8 or X16, 可以理解为一个DRAM芯片有几个存储阵列。"X几"。进行列寻址时会同时从几个阵列的同一个坐标位置读出数据bit来,X4 就读出4位,x8 就读出8位。

大白话就是: 就是几根数据线, x8,就是颗粒有8根数据线 (DQ0 ~ DQ7), X16 就是颗粒有16根数据线 (DQ0 ~ DQ15)。

这个数字越大,表示位宽越大, 同一时刻存取的数据就多了。

2 DDR5芯片引脚排布

DDR5芯片封装采用BGA封装。

X8 颗粒纵向有13 行(lin A ~ N), 横向有 9 列(1 ~ 9, 其中1/2/3 和 7/8/9 有填充锡球, 4/5/6 没有填充锡球)。

3 引脚说明

下图的引脚行号和列号和上图对应,对照这个就知道每个引脚的功能。

数据线

3.1 DBI_n

是一个输入/输出,用于标识是存储/输出原始数据还是反转数据。翻转就是每个bit和原始数据反过来(0 -> 1, 1 -> 0),如果DBI_n为低电平,则数据将在 DDR5 SDRAM 内反转后存储/输出,如果DBI_n为高电平,则不会反转。

为什么要翻转?

通过发送端数据翻转使较少的数据位为低电平,从而使系统功耗更低。

3.2 DM_n

数据掩膜功能也称为部分写。只支持x8和x16配置。DM功能与DBI和TDQS功能共用相同的管脚。DM功能只用于写操作,且不能与写DBI功能同时使能。比如X16, host 每次发 16 bit, 但可能只想其中的 8 bit 写到内存,就可以带上 DM_n 实现部分写。

3.3 DQ

数据线, 可以输入输出, 是双向的

数据输入/输出:双向数据总线。

3.4 DQS_t、DQS_c、DQSU_t、DQSU_c、DQSL_t,DQSL_c

数据选通信号。DQS_t/DQS_c、DQSL_t/DQSL_c和DQSU_t/DQSU_c是三组差分对信号。

3.5 TDQS_t,TDQS_c

终端数据选通

命令/地址、控制、时钟

3.7 CK-t, CK-c

这是时钟信号, 这两个信号是差分信号,即CK_t 和 CK_c 永远是相反的。

差分信号(Differential signal)是指一对相互反向但又有关联的电信号。差分信号具有抗干扰、抑制共模干扰、提高信号完整性等优势,被广泛用于高速数据传输。

CK# (CK_c)的作用,是起到触发时钟校准的作用。由于数据是在 CK 的上下沿触发,要求 CK

的上下沿间距要有精确的控制。但因为温度、电阻性能的改变等原因,CK 上下沿间距可能发生变化,此时与其反相的 CK#就起到纠正的作用(CK

上升快下降慢,CK#则是上升慢下降快)。而由于上下沿触发的原因,也使 CL=1.5 和 2.5 成为可能,并容易实现。

原文: https://blog.csdn.net/xuhao0258/article/details/120306591

3.8 CS_n

片选信号,低电平选中。 引脚里带 "_n" 都是低电平有效, 反之高电平有效。当有多个RANK 时候, 可以通过 CS_n 选中不同 Rank

3.9CA

命令/地址输入,CA 信号根据命令真值表提供命令和地址输入。

3.10Reset_n

低电平硬件复位信号.

Reset_n将使DDR的初始化处理变得简单。

当Reset命令有效时,DDR5 内存将停止所有的操作,并切换至最少量活动的状态,以节约电力。

在Reset期间,DDR5内存将关闭内在的大部分功能,所有数据接收与发送器都将关闭,且所有内部的程序装置将复位。

原文: https://www.cnblogs.com/zhongguo135/p/8486979.html

3.11ALERT_n

警报,含有 CRC 或是命令、地址校验错误

具有CRC错误标志,命令和地址奇偶校验错误标志等多种功能作为输出信号。如果存在错误,则Alert_n变为 LOW。如果未作为信号连接,则ALERT_n引脚必须绑定到板载的 VDD。

3.12TEN

连接测试模式启用:它是一种CMOS轨到轨信号。该引脚可以通过一个弱下拉电阻器在内部将DRAM拉低至VSS。

3.13 MIR

通知系统此设备正在引脚镜像模式下运行, 而非标准模式下运行。如果不需要 CA 镜像,则 MIR 引脚必须绑定到 VSSQ。

从DDR5开始引入物理管脚来管理,通知DRAM颗粒它的双数CA和下一个单数CA进行了swap,

至于要做管脚mirror的原因,是两rank下fly by安装模式的时候,为了CA信号能够尽可能地走线短,减少绕线复杂度,优化信号质量。

原文链接:https://blog.csdn.net/m0_61126667/article/details/131947788

3.14 CAI

命令和地址翻转, 将CAI引脚连接到VDDQ后,DRAM在内部反转所有CA信号上的逻辑电平。

3.15 CA_ODT

(On-Die_Termination, 片内终结)如果引脚连接到 VDD, 启用CA_ODT, 如果引脚连接到 VSS, 禁用 CA_ODT.

电源和参考引脚

3.16 VDDQ

DQ 电源:1.1 V +/- 0.055 V

3.17 VSSQ

DQ接地

3.18 VDD

电源power supply, 1.1 V +/- 0.055 V

3.19 VSS

接地

3.20 VPP

DRAM 激活电源:标称 1.8V、最小值 1.71V、最大值 1.98V

3.21 ZQ

用于 ZQ 校准的参考引脚

ZQ 在ZQ这个引脚上接有一个 240 欧姆的低公差参考电阻。这个引脚通过一个命令集,通过片上校准引擎( ODCE

,On-DieCalibrationEngine )来自动校验数据输出驱动器导通电阻与 ODT 的终结电阻值。 当系统发出这一指令之后,

将用相应的时钟周期 (在加电与初始化之后用 512 个时钟周期,在退出自刷新操作后用 256 时钟周期、在其他情况下用

64个时钟周期)对导通电阻和 ODT 电阻进行重新校准。

ODT是终端匹配,那就是要在你的信号线终端上拉一个电阻,但是这个内部电阻随着温度会有些细微的变化,为了保证信号被准确的进行终端匹配,就需要ZQ了,ZQ的作用就是使用你外面连接的,高精度240R电阻来对这个内部的电阻进行校准。

原文链接: https://blog.csdn.net/xuhao0258/article/details/120306591

2.4 DDR 接线

参考

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