verilog 参数用法

=========================================================================

=========================================================================

参数比较运算

复制代码
    localparam QPLL_FBDIV_IN  =  (QPLL_FBDIV_TOP == 16)  ? 10'b0000100000 : 
				(QPLL_FBDIV_TOP == 20)  ? 10'b0000110000 :
				(QPLL_FBDIV_TOP == 32)  ? 10'b0001100000 :
				(QPLL_FBDIV_TOP == 40)  ? 10'b0010000000 :
				(QPLL_FBDIV_TOP == 64)  ? 10'b0011100000 :
				(QPLL_FBDIV_TOP == 66)  ? 10'b0101000000 :
				(QPLL_FBDIV_TOP == 80)  ? 10'b0100100000 :
				(QPLL_FBDIV_TOP == 100) ? 10'b0101110000 : 10'b0000000000;

=========================================================================

参数选择编译

复制代码
generate  
    if(C_CLK_IN_TYPE==0)begin: IBUF_U  
        IBUF    IBUF_u(
            .I(clk_in_p  ),
            .O(clk_in_buf)
        );
    end 
    if(C_CLK_IN_TYPE==1)begin: IBUFDS_U  
        IBUFDS  IBUFDS_u(
            .I (clk_in_p  ),
            .IB(clk_in_n  ),
            .O (clk_in_buf)
        );
    end 
    if(C_CLK_IN_TYPE==2)begin: IBUFDS_GTE2_U  
        IBUFDS_GTE2 IBUFDS_GTE2_u(
            .I (clk_in_p  ),.ODIV2(    ),
            .IB(clk_in_n  ),.CEB  (1'b0),
            .O (clk_in_buf)
        );
    end 
endgenerate
相关推荐
刀法自然10 小时前
verilog实现n分频,n为奇数
fpga开发·verilog·分频器
yangshuquan3 天前
关于 C# 函数参数修饰符 out 和 in 的真相
c#·参数·in·修饰符·out
雨洛lhw3 天前
vivado FFT IP 学习及仿真笔记
verilog·fft ip 核
brave and determined7 天前
可编程逻辑器件学习(day36):从沙粒到智能核心:芯片设计、制造与封装的万字全景解析
fpga开发·制造·verilog·fpga·芯片设计·硬件设计·芯片制造
云雾J视界8 天前
AI芯片设计实战:用Verilog高级综合技术优化神经网络加速器功耗与性能
深度学习·神经网络·verilog·nvidia·ai芯片·卷积加速器
brave and determined9 天前
可编程逻辑器件学习(day34):半导体编年史:从法拉第的意外发现到塑造现代文明的硅基浪潮
人工智能·深度学习·fpga开发·verilog·fpga·设计规范·嵌入式设计
stay_cloud10 天前
《Verilog语言与FPGA实现》课程实验
verilog·fpga·数码管
IC_Brother10 天前
数字IC经典电路(6)—Ring Oscillator(环形振荡器)与工艺角监控
verilog·数字ic·dc综合
brave and determined11 天前
可编程逻辑器件学习(day30):数字电路设计中的流水线技术:原理、实现与优化
学习·fpga开发·verilog·fpga·数字电路·硬件设计·嵌入式设计
brave and determined11 天前
可编程逻辑器件学习(day29):Verilog HDL可综合代码设计规范与实践指南
深度学习·fpga开发·verilog·fpga·设计规范·硬件编程·嵌入式设计