verilog

北方孤寂的灵魂4 天前
verilog·systemverilog·sv·数字验证
systemverilog中随机std::randomize的用法所属对象：randomize是 SystemVerilog 中类（class）的一个方法。它主要用于对类中的随机变量（rand 和 randc 类型）进行随机化操作。 工作原理：
FPGA_小田老师6 天前
fpga开发·verilog·fpga demo·fpga例程
FPGA例程（4）：按键消抖实验本专栏主要针对与想学习FPGA的同学，从基础的点灯到之后的复杂功能实战例程，从入门到进阶，通过这些例程的学习和了解，希望可以帮助你从一个FPGA小白进阶到FPGA中级阶段，能够处理工作中大多数的FPGA使用场景。
FPGA小迷弟12 天前
fpga开发·ic·verilog·fpga·仿真
京微齐力FPGA联合modelsim仿真操作使用FUXI关联modelsim直接仿真，这种操作一般是在纯逻辑代码，没有IP核时，使用最为方便，但是如果有IP，这种操作方法容易报错，所以做仿真之前做好选择
FPGA_小田老师13 天前
fpga开发·verilog·vivado·led灯·按键测试
FPGA例程（3）：按键检测实验本专栏主要针对与想学习FPGA的同学，从基础的点灯到之后的复杂功能实战例程，从入门到进阶，通过这些例程的学习和了解，希望可以帮助你从一个FPGA小白进阶到FPGA中级阶段，能够处理工作中大多数的FPGA使用场景。
FPGA小迷弟16 天前
fpga开发·verilog·fpga·modelsim
modelsim使用教程，仿真技巧，精华帖写在前面，包含modelsim操作技巧和教程，精华贴都放到网盘里面了 链接: https://pan.baidu.com/s/1hOfxWLfkm8AH-QC8KSO6og?pwd=1234 提取码: 1234 ModelSim仿真的核心是通过功能仿真验证逻辑，再通过时序仿真引入真实延时来模拟硬件实际工作情况。下面我将用一个完整的流程，结合实际操作来详细讲解。
才鲸嵌入式24 天前
c语言·单片机·嵌入式·arm·cpu·verilog·fpga
香山CPU（国产开源）的 SoC SDK底层程序编写，以及其它开源SoC芯片介绍目的是用C语言在以香山开源CPU核为基础的开源SoC芯片的硬件平台上，编写完整的裸机SDK、RTOS驱动、Linux驱动。限于当前香山CPU还没有完整的开源SoC，没有外设模块，前期会借鉴蜂鸟E203、玄铁CH2601、OpenTitan、SiFive Freedom E310等带外设的开源SoC的模块寄存器来编写程序。因为没有香山CPU的开发板，程序都会运行在NEMU或QEMU模拟器上。
莫问前程_满城风雨1 个月前
运维·服务器·verilog
verilog 可变范围的bit选择要完成16byte中byte的合并:首先verilog 不支持可变范围的bit选择，所以下面两种写法，lint 都会报错:
啄缘之间1 个月前
经验分享·笔记·学习·verilog
10.基于 MARCH C+ 算法的SRAM BISTsram 的话就不挂了，那部分相对来说比较简单，很容易就可以写出啦。希望我的个人练习对你有借鉴价值。
s09071361 个月前
fpga开发·verilog·xilinx·zynq
FPGA中同步与异步复位本文详细、系统地对比FPGA（以及广义的数字IC设计）中同步复位与异步复位的特点。这两种复位策略是数字电路设计的核心基础概念，选择哪一种对电路的可靠性、时序性能和资源利用率有重大影响。
民乐团扒谱机1 个月前
单片机·fpga开发·verilog·状态机·仿真·时序逻辑·multism
十字路口交通信号灯控制器设计（Multisim 电路 + Vivado 仿真）目录一、设计原理：时序状态机与时间控制1. 状态定义2. 核心模块二、Multisim 电路设计1. 时钟分频电路
9527华安1 个月前
fpga开发·verilog·jesd204b·adrv9009
FPGA纯verilog实现JESD204B协议，基于ADRV9009数据环回收发，提供2套工程源码和技术支持JESD204B是一种高速串行接口标准，专门用于连接数据转换器（ADC/DAC）和逻辑设备（如FPGA、ASIC）。它由JEDEC固态技术协会制定，是JESD204标准的修订版本；JESD204B协议通过其高速串行接口、确定性延迟和多通道同步能力，已成为现代高速数据采集系统的首选接口标准。FPGA凭借其并行处理能力、灵活性和可重构特性，在JESD204B系统实现中展现出显著优势，特别是在需要实时处理、多通道同步和定制化应用的场景中。随着5G、航空航天、医疗影像等领域的持续发展，JESD204B与FPGA的
刀法自然1 个月前
fpga开发·verilog·分频器
verilog实现n分频，n为奇数奇数N无法直接实现50%占空比（N/2非整数）单边沿触发只能做到近似占空比双边沿组合法：主计数器：模N计数（0到N-1）
雨洛lhw1 个月前
verilog·fft ip 核
vivado FFT IP 学习及仿真笔记目录1.FFT的简介2. FFT IP核 驱动逻辑全局控制信号aclkaclk（可选）aresetn（可选）
brave and determined2 个月前
fpga开发·制造·verilog·fpga·芯片设计·硬件设计·芯片制造
可编程逻辑器件学习(day36)：从沙粒到智能核心：芯片设计、制造与封装的万字全景解析目录第一部分：宏伟蓝图——芯片设计的艺术与科学第二部分：铸造地基——高纯度晶圆的制备第三部分：微观雕刻——芯片前段制程详解
云雾J视界2 个月前
深度学习·神经网络·verilog·nvidia·ai芯片·卷积加速器
AI芯片设计实战：用Verilog高级综合技术优化神经网络加速器功耗与性能近年来，人工智能芯片市场呈现爆发式增长，边缘计算设备对能效比（TOPS/W）的要求日益严苛。以NVIDIA为例，其最新一代A100 GPU的INT8运算性能达到624 TOPS，而功耗仅为400W，能效比达到1.56 TOPS/W。这种高性能要求使得传统手工门级设计方法面临巨大挑战。
brave and determined2 个月前
人工智能·深度学习·fpga开发·verilog·fpga·设计规范·嵌入式设计
可编程逻辑器件学习(day34)：半导体编年史：从法拉第的意外发现到塑造现代文明的硅基浪潮目录第一章：黎明前的曙光——早期现象发现与理论困顿（19世纪30年代 - 20世纪初）第二章：理论的破晓——量子力学与能带理论的诞生（20世纪20年代 - 40年代）
stay_cloud2 个月前
verilog·fpga·数码管
《Verilog语言与FPGA实现》课程实验实验要求：1. BCD_adder模块：根据实验要求，我们使用低四位拨码开关作为加数/被加数的输入，使用第8位拨码开关选择输入数据为加数还是被加数：
IC_Brother2 个月前
verilog·数字ic·dc综合
数字IC经典电路（6）—Ring Oscillator（环形振荡器）与工艺角监控环形振荡器的核心结构非常简单，它由奇数个反相器首尾相连，形成一个闭合的环形正反馈环路。基本构成：N级反相器串联（N为奇数，如3、5、7…），最后一级的输出直接连接回第一级的输入。   工作原理：
brave and determined2 个月前
学习·fpga开发·verilog·fpga·数字电路·硬件设计·嵌入式设计
可编程逻辑器件学习(day30)：数字电路设计中的流水线技术：原理、实现与优化目录引言第一章：流水线技术的基本原理与理论基础1.1 关键路径与系统频率的瓶颈1.2 流水线的核心思想：插入寄存器，分割关键路径
brave and determined2 个月前
深度学习·fpga开发·verilog·fpga·设计规范·硬件编程·嵌入式设计
可编程逻辑器件学习(day29)：Verilog HDL可综合代码设计规范与实践指南目录引言第一章：可综合设计的基本准则第二章：Verilog变量与硬件映射关系第三章：语句结构与硬件映射详解