verilog

9527华安2 天前
5g·fpga开发·udp·ethernet·verilog·sgmii·2.5g udp
FPGA纯verilog实现 2.5G UDP协议栈，基于1G/2.5G Ethernet PCS/PMA or SGMII，提供14套工程源码和技术支持FPGA-2.5G-UDP目前网上的FPGA实现UDP基本生态如下： 1：verilog编写的精简版udp收发器，不带ping功能，这样的代码功能正常也能用，但不带ping功能基本就是废物，在实际项目中不会用这样的代码，试想，多机互联，出现了问题，你的网卡都不带ping功能，连基本的问题排查机制都不具备，这样的代码谁敢用？ 2：带ping功能的完整版udp收发器，代码优秀也好用，但基本不开源，不会提供源码给你，这样的代码也有不足，那就是出了问题不知道怎么排查，毕竟你没有源码，无可奈何；
0基础学习者3 天前
fpga开发·verilog·数字ic
跨时钟域处理跨时钟域处理的目的就是在数据从一个时钟域传到另一个时钟域的过程中，避免出现亚稳态，同时又使电路在传输数据的过程中避免丢输掉数据。
Js_cold3 天前
开发语言·fpga开发·debug·verilog·vivado
(* MARK_DEBUG=“true“ *)在 Verilog/SystemVerilog 中，(* MARK_DEBUG="true" *) 是 Xilinx Vivado 工具链 使用的属性语法，用于调试目的。
Js_cold3 天前
开发语言·fpga开发·verilog·vivado·buffer·clock
(* clock_buffer_type=“NONE“ *)在 Verilog/SystemVerilog 中，(* clock_buffer_type="NONE" *) 是 Xilinx Vivado 工具链 使用的属性语法，用于控制时钟缓冲器的插入。
Js_cold3 天前
开发语言·fpga开发·verilog
Verilog运算符Verilog 中的运算符是构成表达式的基础，用于对变量进行操作。Verilog 提供了非常丰富的运算符，其中一些与软件编程语言（如 C 语言）类似，但也有一些是专门为硬件描述而设计的。
Js_cold5 天前
开发语言·fpga开发·verilog
Verilog函数function在 Verilog 中，function 用于定义可重用的代码块，这些代码块执行计算并返回一个值。函数在仿真时间 0 时执行，不消耗仿真时间。
Js_cold5 天前
开发语言·fpga开发·verilog
Verilog任务task在 Verilog 中，task 用于定义可重用的代码块，这些代码块可以包含时间控制、调用其他任务和函数，并且可以包含输入、输出和双向端口。
Js_cold5 天前
开发语言·fpga开发·verilog
Verilog局部参数localparam在 Verilog 中，localparam 用于定义局部参数，这些参数在模块内部是常量，不能被外部覆盖或修改。
Js_cold7 天前
fpga开发·verilog
Verilog宏define在 Verilog 中，define 是一个**编译器指令**，用于定义**文本宏**。它类似于 C 语言中的#define`，在代码编译前进行简单的文本替换。
迎风打盹儿7 天前
fpga开发·verilog·vivado·ram·rom
一种无需IP核的FPGA RAM初始化方法：基于源码定义与赋值实现\;\;\;\;\; 在FPGA设计中，许多人仍习惯用RAM IP核来初始化存储数据，但每次修改初始化文件或参数都要重新生成IP，会降低效率。其实，我们可以直接在Verilog代码中定义并初始化RAM，让综合工具自动推断出对应的块RAM或分布式RAM。这种方式灵活、便于维护。本文将介绍这种更灵活的RAM初始化方式。
bnsarocket8 天前
笔记·fpga开发·verilog·自学·硬件编程
Verilog和FPGA的自学笔记8——按键消抖与模块化设计好几天不写文章了哈，真是不好意西~~倒不是我偷懒，而是正在研读夏宇闻老师的《Verilog数字系统设计教程》。 收获是真大，我验证了一些自己之前的猜想，也纠正了自己的理解错误（tips：不少错误仍隐藏于之前的几篇笔记里……）
bnsarocket11 天前
笔记·fpga开发·verilog·自学·硬件编程
Verilog和FPGA的自学笔记9——呼吸灯昨晚刚做了个呼吸灯，感觉挺不错的，给大家分享一下（打call打call）呼吸灯还是很经典的，之前无论学什么嵌入式，在定时器PWM部分总是先拿这玩意开刀（doge）
云雾J视界14 天前
fpga开发·开源·verilog·risc-v·rtl·数字系统
RISC-V开源处理器实战：从Verilog RTL设计到FPGA原型验证在芯片设计领域，RISC-V架构正以其开源免授权、模块化扩展和极简指令集三大优势重塑行业格局。与传统闭源架构不同，RISC-V允许开发者自由定制处理器核，从嵌入式微控制器到高性能服务器芯片均可覆盖。本文以Xilinx Vivado 2025工具链和蜂鸟E203处理器为核心，完整呈现从Verilog RTL设计到FPGA原型验证的全流程，为嵌入式工程师和硬件爱好者提供一套可复现的实战指南。
FPGA_小田老师22 天前
fpga开发·verilog·状态机·计数器·计数器设计
FPGA开发入门：深入理解计数器——数字逻辑的时序基石FPGA设计的“心跳”与“重启键”：深入理解时钟与复位FPGA基础知识：彻底理解阻塞赋值与非阻塞赋值FPGA基础知识：深入理解时序逻辑与组合逻辑
FPGA狂飙24 天前
fpga开发·verilog·fpga·vivado·xilinx
传统FPGA开发流程的9大步骤是哪些？FPGA 的传统开发流程，通常被称为 “RTL 到比特流” 的设计流程，是 FPGA 开发中最基础、最核心的步骤。
bnsarocket1 个月前
笔记·fpga开发·verilog·自学·硬件编程
Verilog和FPGA的自学笔记6——计数器（D触发器同步+异步方案）先扯点别的，也是填填前面的坑，比如……一直都不知道把这个写在哪里，随便安排一下叭（捂脸……） Verilog中的赋值类型分为阻塞赋值（blocking）和非阻塞赋值（Non-Blocking）。
bnsarocket1 个月前
笔记·fpga开发·verilog·自学
Verilog和FPGA的自学笔记2——点亮LED先说说个人感受。 觉得Verilog的模块化很强，和C++面向对象有一拼，记得之前写C#，每一个方法、变量都需要封装进class里，相当的模块……
bnsarocket1 个月前
笔记·fpga开发·verilog·自学
Verilog和FPGA的自学笔记5——三八译码器(case语句与锁存器)跟锁存器啥关系？？记得第一次看见三八译码器时，看见的是个这：没错，数字电路技术基础来也！ 到FPGA里时，一想，不对啊，这么多逻辑，全写完还活不活了…… 当时本人也懒得动脑子，决定直接看答案（Ctrl+C Ctrl+V中……）
bnsarocket1 个月前
笔记·fpga开发·编程·verilog·自学·硬件编程
Verilog和FPGA的自学笔记4——多路选择器(always语句)今天记录一下如何用Verilog在FPGA上做一个多路选择器。 是的，虽说要做mux，重点却在于always语句
bnsarocket1 个月前
笔记·fpga开发·verilog·自学
Verilog和FPGA的自学笔记3——仿真文件Testbench的编写仿真是FPGA开发的重要环节，帮助我们正式下载数据流之前发现问题。仿真文件的编写尤为重要，这篇博客就聊聊关于仿真文件的基本写法。