verilog

雨洛lhw3 天前
verilog·fft ip 核
vivado FFT IP 学习及仿真笔记目录1.FFT的简介2. FFT IP核 驱动逻辑全局控制信号aclkaclk（可选）aresetn（可选）
brave and determined6 天前
fpga开发·制造·verilog·fpga·芯片设计·硬件设计·芯片制造
可编程逻辑器件学习(day36)：从沙粒到智能核心：芯片设计、制造与封装的万字全景解析目录第一部分：宏伟蓝图——芯片设计的艺术与科学第二部分：铸造地基——高纯度晶圆的制备第三部分：微观雕刻——芯片前段制程详解
云雾J视界8 天前
深度学习·神经网络·verilog·nvidia·ai芯片·卷积加速器
AI芯片设计实战：用Verilog高级综合技术优化神经网络加速器功耗与性能近年来，人工智能芯片市场呈现爆发式增长，边缘计算设备对能效比（TOPS/W）的要求日益严苛。以NVIDIA为例，其最新一代A100 GPU的INT8运算性能达到624 TOPS，而功耗仅为400W，能效比达到1.56 TOPS/W。这种高性能要求使得传统手工门级设计方法面临巨大挑战。
brave and determined8 天前
人工智能·深度学习·fpga开发·verilog·fpga·设计规范·嵌入式设计
可编程逻辑器件学习(day34)：半导体编年史：从法拉第的意外发现到塑造现代文明的硅基浪潮目录第一章：黎明前的曙光——早期现象发现与理论困顿（19世纪30年代 - 20世纪初）第二章：理论的破晓——量子力学与能带理论的诞生（20世纪20年代 - 40年代）
stay_cloud9 天前
verilog·fpga·数码管
《Verilog语言与FPGA实现》课程实验实验要求：1. BCD_adder模块：根据实验要求，我们使用低四位拨码开关作为加数/被加数的输入，使用第8位拨码开关选择输入数据为加数还是被加数：
IC_Brother10 天前
verilog·数字ic·dc综合
数字IC经典电路（6）—Ring Oscillator（环形振荡器）与工艺角监控环形振荡器的核心结构非常简单，它由奇数个反相器首尾相连，形成一个闭合的环形正反馈环路。基本构成：N级反相器串联（N为奇数，如3、5、7…），最后一级的输出直接连接回第一级的输入。   工作原理：
brave and determined10 天前
学习·fpga开发·verilog·fpga·数字电路·硬件设计·嵌入式设计
可编程逻辑器件学习(day30)：数字电路设计中的流水线技术：原理、实现与优化目录引言第一章：流水线技术的基本原理与理论基础1.1 关键路径与系统频率的瓶颈1.2 流水线的核心思想：插入寄存器，分割关键路径
brave and determined11 天前
深度学习·fpga开发·verilog·fpga·设计规范·硬件编程·嵌入式设计
可编程逻辑器件学习(day29)：Verilog HDL可综合代码设计规范与实践指南目录引言第一章：可综合设计的基本准则第二章：Verilog变量与硬件映射关系第三章：语句结构与硬件映射详解
i道i19 天前
游戏·fpga开发·verilog
Verilog 利用伪随机，时序，按键消抖等，实现一个（打地鼠）游戏这里使用Verilog实现了一个“打地鼠”游戏，规则如下：1.灯的亮灭由伪随机数生成，按下对应按钮，可以将灯按灭
9527华安22 天前
5g·fpga开发·udp·ethernet·verilog·sgmii·2.5g udp
FPGA纯verilog实现 2.5G UDP协议栈，基于1G/2.5G Ethernet PCS/PMA or SGMII，提供14套工程源码和技术支持FPGA-2.5G-UDP目前网上的FPGA实现UDP基本生态如下： 1：verilog编写的精简版udp收发器，不带ping功能，这样的代码功能正常也能用，但不带ping功能基本就是废物，在实际项目中不会用这样的代码，试想，多机互联，出现了问题，你的网卡都不带ping功能，连基本的问题排查机制都不具备，这样的代码谁敢用？ 2：带ping功能的完整版udp收发器，代码优秀也好用，但基本不开源，不会提供源码给你，这样的代码也有不足，那就是出了问题不知道怎么排查，毕竟你没有源码，无可奈何；
0基础学习者23 天前
fpga开发·verilog·数字ic
跨时钟域处理跨时钟域处理的目的就是在数据从一个时钟域传到另一个时钟域的过程中，避免出现亚稳态，同时又使电路在传输数据的过程中避免丢输掉数据。
Js_cold23 天前
开发语言·fpga开发·debug·verilog·vivado
(* MARK_DEBUG=“true“ *)在 Verilog/SystemVerilog 中，(* MARK_DEBUG="true" *) 是 Xilinx Vivado 工具链 使用的属性语法，用于调试目的。
Js_cold23 天前
开发语言·fpga开发·verilog·vivado·buffer·clock
(* clock_buffer_type=“NONE“ *)在 Verilog/SystemVerilog 中，(* clock_buffer_type="NONE" *) 是 Xilinx Vivado 工具链 使用的属性语法，用于控制时钟缓冲器的插入。
Js_cold24 天前
开发语言·fpga开发·verilog
Verilog运算符Verilog 中的运算符是构成表达式的基础，用于对变量进行操作。Verilog 提供了非常丰富的运算符，其中一些与软件编程语言（如 C 语言）类似，但也有一些是专门为硬件描述而设计的。
Js_cold25 天前
开发语言·fpga开发·verilog
Verilog函数function在 Verilog 中，function 用于定义可重用的代码块，这些代码块执行计算并返回一个值。函数在仿真时间 0 时执行，不消耗仿真时间。
Js_cold25 天前
开发语言·fpga开发·verilog
Verilog任务task在 Verilog 中，task 用于定义可重用的代码块，这些代码块可以包含时间控制、调用其他任务和函数，并且可以包含输入、输出和双向端口。
Js_cold1 个月前
开发语言·fpga开发·verilog
Verilog局部参数localparam在 Verilog 中，localparam 用于定义局部参数，这些参数在模块内部是常量，不能被外部覆盖或修改。
Js_cold1 个月前
fpga开发·verilog
Verilog宏define在 Verilog 中，define 是一个**编译器指令**，用于定义**文本宏**。它类似于 C 语言中的#define`，在代码编译前进行简单的文本替换。
迎风打盹儿1 个月前
fpga开发·verilog·vivado·ram·rom
一种无需IP核的FPGA RAM初始化方法：基于源码定义与赋值实现\;\;\;\;\; 在FPGA设计中，许多人仍习惯用RAM IP核来初始化存储数据，但每次修改初始化文件或参数都要重新生成IP，会降低效率。其实，我们可以直接在Verilog代码中定义并初始化RAM，让综合工具自动推断出对应的块RAM或分布式RAM。这种方式灵活、便于维护。本文将介绍这种更灵活的RAM初始化方式。
bnsarocket1 个月前
笔记·fpga开发·verilog·自学·硬件编程
Verilog和FPGA的自学笔记8——按键消抖与模块化设计好几天不写文章了哈，真是不好意西~~倒不是我偷懒，而是正在研读夏宇闻老师的《Verilog数字系统设计教程》。 收获是真大，我验证了一些自己之前的猜想，也纠正了自己的理解错误（tips：不少错误仍隐藏于之前的几篇笔记里……）