verilog

fei_sun5 小时前
fpga开发·verilog
【Verilog】第二章作业A. 64B. 32C. 16D. 8正确答案: B:32 ;使用下列指令定义了一个存储器，该存储器每个存储单元数据位数是（ ）。
FPGA狂飙3 天前
信号处理·verilog·fpga·vivado·xilinx
FPGA 常用 I/O 电平标准有哪些?在 FPGA 的神奇世界里，I/O 电平标准就像魔法咒语，掌控着芯片与外界交流的方式。对于初涉 FPGA 领域的小白来说，这些标准可能有点神秘莫测，但别担心，今天我就用最通俗易懂的方式为你揭开它们的面纱。
FPGA小迷弟13 天前
stm32·物联网·fpga开发·verilog·fpga
FPGA在航空航天领域的应用案例解析！！！FPGA（Field-Programmable Gate Array，现场可编程门阵列）在航空航天领域有着广泛的应用，其优势在于高度的可定制性、出色的实时性能、以及良好的抗辐射能力。以下是FPGA在航空航天领域的几个典型应用案例解析：
FPGA小迷弟19 天前
stm32·物联网·fpga开发·verilog·fpga
FPGA在高速数据采集系统中的应用！！！FPGA（现场可编程门阵列）在高速数据采集系统中的应用非常广泛，主要得益于其并行处理能力、可编程性和高速接口特性。以下是FPGA在高速数据采集系统中的详细应用，以及一些具体例子：
简简单单做算法19 天前
matlab·verilog·fpga·图像双线性插值
基于FPGA的图像双线性插值算法verilog实现,包括tb测试文件和MATLAB辅助验证目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述5.算法完整程序工程(完整程序运行后无水印)
FPGA小迷弟21 天前
stm32·物联网·fpga开发·verilog·fpga
如何提高FPGA的逻辑利用率与资源效率！！！提高FPGA的逻辑利用率与资源效率是FPGA设计中的重要目标。以下是提高逻辑利用率和资源效率的一些策略，并附上具体例子：
FPGA小迷弟21 天前
stm32·物联网·fpga开发·verilog·fpga
基于FPGA的图像处理算法研究！！！基于FPGA的图像处理算法研究涉及将图像处理算法映射到FPGA硬件上，以实现高速、并行的图像处理。以下是详细的研究内容，并举了一些具体例子：
自激振荡器22 天前
fpga开发·verilog·国产fpga·紫光fpga
0，国产FPGA（紫光同创）-新建PDS工程国产FPGA正在蓬勃发展，紫光同创FPGA是大家竞赛时经常遇到的一款国产FPGA，本专栏从IP核开始一直到后续图像处理等。
皮皮宽24 天前
fpga开发·bug·verilog·数字电路设计
数字IC开发：布局布线前端经过DFT，综合后输出网表文件给后端，由后端通过布局布线，将网表转换为GDSII文件；网表文件只包含单元器件及其连接等信息，GDS文件则包含其物理位置，具体的走线；布局布线就是将单元器件及其连接信息，转换为具体版图的过程；本文是对布局布线的一个简单介绍（不包含验证过程）
FPGA小迷弟25 天前
stm32·物联网·fpga开发·verilog·fpga·1024程序员节
SRIO接口，FPGA实现，学习笔记。SRIO（Serial RapidIO）是一种高速串行通信接口，主要用于在FPGA、DSP和其他处理器之间进行数据传输。其核心原理基于高速串行差分信号传输，支持点对点、多对多等多种通信模式。SRIO接口的特点包括高带宽、低延迟、高效率、低功耗，并具备容错机制和流量控制功能。
FPGA小迷弟1 个月前
stm32·物联网·fpga开发·verilog·fpga
FPGA实现SPI接口，用verilog实现，SPI接口使用例程！！！SPI（Serial Peripheral Interface）是一种高速、全双工、同步的通信总线。它常用于连接微控制器和各种外围设备，如EEPROM、FLASH、AD转换器等。SPI接口主要具有以下优点：
Xminyang1 个月前
macos·verilog
[Mac + Icarus Verilog + gtkwave] Mac运行Verilog及查看波形图使用HomeBrew安装iVerilog (icarus-verilog)：This version of “gtkwave-bin” is not compatible with macOS 14 or later and needs to be updated. Contact the app developer for more information.
hjjdebug1 个月前
嵌入式硬件·fpga开发·verilog·状态机·密码锁
verilog 介绍(附状态机实例)初学者可以把菜鸟教程中的verilog 当参考手册. 但那里介绍的太多了,精简入门(或者入门后的概括）看看本博就够了.
日晨难再2 个月前
c语言·硬件工程·verilog·数字ic
Verilog基础：$display系统函数和C语言中的库函数printf的区别相关阅读Verilog基础https://blog.csdn.net/weixin_45791458/category_12263729.html?spm=1001.2014.3001.5482
日晨难再2 个月前
fpga开发·硬件工程·verilog·fpga·数字ic
Verilog基础：时序调度中的竞争（四）（描述时序逻辑时使用非阻塞赋值）相关阅读Verilog基础https://blog.csdn.net/weixin_45791458/category_12263729.html?spm=1001.2014.3001.5482
FPGA狂飙2 个月前
fpga开发·verilog·fpga·vivado·xilinx
FPGA IP 和 开源 HDL 一般去哪找?在FPGA开发的世界中，IP核和HDL模块是构建复杂数字系统的基石。它们如同乐高积木，让开发者能够快速搭建和重用经过验证的电路功能。但你是否曾感到迷茫，不知道从哪里寻找这些宝贵的资源？本文将为你揭开寻找FPGA IP核和HDL模块资源的神秘面纱。
小桶qa2 个月前
verilog
握手传输 & 状态机序列检测（记忆科技笔试题）_2024年9月2日发送模块循环发送0-7，在每个数据传输完成后，间隔5个clk，发送下一个 插入寄存器打拍处理，可以在不同的时钟周期内对信号进行同步，从而减少亚稳态的风险。
看未来捏2 个月前
scala·verilog·chisel
【数字集成电路与系统设计】Chisel/Scala简介与Verilog介绍目录一、芯片前端设计开发背景知识·二、Verilog介绍2.1 硬件设计一些重要概念2.2 功能性仿真
小桶qa2 个月前
音频·verilog
音频左右声道数据传输_2024年9月6日如下为音频数据传输标准I2S总线的基本时序图 I2S slave将I2S master发送来的左右声道的串行数据DATA转变为16bit的并行数据 WS为左右声道选择信号，WS高代表左声道，WS低代表右声道; WS为高和为低都持续18个周期，前面16个周期用来传输数据。 I2S master model 用clk的上升沿送数,I2S slave model用clk的下降沿采数。 43、44和55行：从左到右，从高到低，在最低两位补0，将一个多bit位数据作为串行数据送出去，高位先送 利用状态来区分左右声道
吉孟雷2 个月前
fpga开发·verilog·led·仿真·vivado·zynq
ZYNQ FPGA自学笔记ZYNQ FPGA主要特点是包含了完整的ARM处理系统，内部包含了内存控制器和大量的外设，且可独立于可编程逻辑单元，下图中的ARM内核为 ARM Cortex™-A9，ZYNQ FPGA包含两大功能块，处理系统Processing System（ps）和可编程逻辑Progarmmable Logic（pl），为了实现 ARM 处理器和FPGA之间的高速通信和数据交互，发挥 ARM 处理器和FPGA的性能优势，需要设计高效的片内高性能处理器与FPGA之间的互联通路。从zynq内部框图看ps与pl端的高速互联