verilog

啄缘之间13 小时前
学习·verilog·uvm·sv
4.6 学习UVM中的“report_phase“，将其应用到具体案例分为几步？以下是对 UVM 验证环境中 report_phase 的详细解析，结合具体验证项目场景，提供分步骤实现说明和示例代码：
RunningCamel5 天前
verilog·fpga·vivado报错
[Vivado报错] [Runs 36-527] DCP does not exist此错误表明Vivado在指定路径未找到.dcp（Design Checkpoint）文件，通常由以下原因导致：
小妖11605 天前
verilog
verilog程序设计及SystemVerilog验证1.Verilog测试程序设计基础 1.1Testbench及其结构 在仿真的时候Testbench用来产生测试激励给待验证设计( Design Under Verification, DUV)，或者称为待测设计(Design UnderTest, DUT) 。
bitlogic6 天前
verilog·systemverilog·scope·verification·fpga & design·lifetime·并发线程
理解 SystemVerilog 中的循环与并发线程除了常见的module、interface、class、task以及function等等，另外，begin-end block 和 fork-join block 也是一个 scope（这里的 fork-join block 包括fork-join、fork-join_any和fork-join_none），如下示例，在匿名块中也可以声明变量，该变量只在当前匿名块或者其内部嵌套的 scope 中是可见的：
啄缘之间6 天前
学习·verilog·uvm·sv
3.9 学习UVM中的uvm_env类分为几步？以下是关于 UVM 中 uvm_env 的详细解释、核心功能、适用场景、使用方法以及一个完整的代码示例：
啄缘之间7 天前
学习·测试用例·verilog·uvm
3.3 学习UVM中的uvm_driver 类分为几步？以下是关于 UVM 中 uvm_driver 的详细解释、核心功能、适用场景、使用方法以及一个完整的代码示例：
晓晓暮雨潇潇11 天前
fpga开发·verilog·热电偶·ads1118·温度测试方案
FPGA开发技能(10)热电偶测温ADS1118方案两个不同材料的金属线一端在同一结点连接，另一端放在被测温点，则二者会产生一定的压差；两种不同金属的结点处于不同的温度时，会在它们之间产生电压，这个电压称为热电势（Seebeck效应）。热电偶的电压信号与两端的温差成比例，通过测量这个电压差来推算温差，从而得出温度值。这就是热电偶测温原理。实际应用中，不同的金属在温度检测结点 (T TC ) 处连接将形成热电偶。电压是在基准温度 (T CJ ) 下通过两种金属测得的。热电偶的引线需要处于相同的温度，并且通常通过等温块连接到 ADC。下图展示了一个由两种不同金
啄缘之间12 天前
学习·fpga开发·verilog·uvm
verilog练习：i2c slave 模块设计首先就不啰嗦iic协议了，网上有不少资料都是叙述此协议的。下面将是我本次设计的一些局部设计汇总，如果对读者有借鉴意义那最好，如果没有的话也无所谓，互相交流而已。（这是我早期的版本，注释比较少，代码编写比较混乱，读者自便）
啄缘之间13 天前
开发语言·学习·fpga开发·verilog·uvm
verilog练习：8bit移位寄存器提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档这个练习是module_shift的扩展。模块端口不再是单一的引脚，我们现在有了以矢量为端口的模块，你可以将连线矢量连接到模块上，而不是普通的导线。
啄缘之间13 天前
学习·verilog·uvm·sv
3. 学习UVM的核心组件UVM（Universal Verification Methodology）是一种广泛应用于硬件验证领域的标准方法学，旨在提高验证流程的可重用性和可扩展性。UVM 提供了一套预定义的类和方法，用于创建模块化、可重用的验证环境。
Hcoco_me17 天前
fpga开发·verilog
Verilog基础（三）：过程由于数字电路是由电线相连的逻辑门组成的，所以任何电路都可以表示为模块和赋值语句的某种组合.然而，有时这不是描述电路最方便的方法.
relis23 天前
vim·verilog·lint·tree-sitter·rule·coc.nvim·ast-grep
芯片AI深度实战：进阶篇之vim内verilog实时自定义检视本文基于Editor Integration | ast-grep，以及coc.nvim，并基于以下verilog parser(my-language.so，文末下载链接), 可以在vim中实时显示自定义的verilog 匹配。效果图如下：
我爱C编程1 个月前
fpga开发·verilog·锁相环·bpsk·costas环
基于FPGA的BPSK+costas环实现,包含testbench,分析不同信噪比对costas环性能影响目录1.算法仿真效果2.算法涉及理论知识概要3.Verilog核心程序4.完整算法代码文件获得本作品是之前作品的改进和扩展：
G2突破手2591 个月前
嵌入式硬件·fpga开发·verilog
以太网详解（五）GMII、RGMII、SGMII接口时序约束（Quartus 平台）接收操作出现长度错误时的时序图： rx_err[5:0]：接收错误。在帧中的最后一个字节拉高，以指示在接收帧时检测到错误。具体错误信息如下表所示：
迎风打盹儿1 个月前
ip·verilog·fpga·vivado·fifo
VIVADO FIFO (同步和异步) IP 核详细使用配置步骤VIVADO FIFO (同步和异步) IP 核详细使用配置步骤目录前言一、同步FIFO的使用1、配置
简简单单做算法2 个月前
fpga开发·verilog·snn·lif神经元
基于FPGA的SNN脉冲神经网络之LIF神经元verilog实现,包含testbench目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述5.算法完整程序工程(完整程序运行后无水印)
超级大咸鱼2 个月前
matlab·verilog·fpga·数字信号·解调·正交解调·cw
CW信号的正交解调CW可以叫做等幅电报，它通过电键控制发信机产生短信号"."（点）和长信号"--"（划），并利用其不同组合表示不同的字符，从而组成单词和句子。
fei_sun2 个月前
fpga开发·verilog·计组
【计组】实验三 ORI指令设计实验一、实验目的1. 理解MIPS处理器指令格式及功能。2. 掌握ori指令格式与功能。3. 掌握ModelSim和ISE\Vivado工具软件。
热爱学习地派大星2 个月前
fpga开发·verilog·fpga·远程升级·升级程序
FPGA在线升级 -- Multiboot本章节主要描述关于如何从Golden Image转换到Multiboot Image程序。Golden Image转换到Multiboot Image的方法主要又两种
杨德杰2 个月前
图像处理·verilog·fpga·isp·行缓存linebuffer
Verilog实现图像处理的行缓存Line Buffer在图像处理中，难免会遇到对图像进行卷积或者模板的局部处理，例如ISP中的一些算法，很大部分都需要一个窗口，在实时视频处理中，可以利用行缓存Line buffer可以暂存几行数据，然后同时输出每行中的对应列的像素。