verilog

t_niu_niu2 小时前
图像处理·verilog·双边滤波器
bilateral_filter_paper图像里有噪声，我们希望把噪声抹掉，但又不想把图像边缘也抹糊。最简单的想法是：把一个像素和周围几个像素取平均。但这样做的问题是——如果当前像素在边缘上，比如左边是白墙、右边是黑衣服，取平均后边缘会变灰，边缘就糊掉了。
FPGA小迷弟2 天前
网络协议·tcp/ip·fpga开发·verilog·fpga
FPGA开发Vivado Block Design/Vitis/SDK/xlinx/开发教程，保姆级别，一看就会！在用 Xilinx 的 FPGA 做项目时，Vivado 的 Block Design（以下简称 BD）绝对是绕不开的一环。它能让你像搭乐高一样，把各种 IP 核拖进去、连几根线，一个复杂的嵌入式系统（比如 Zynq + AXI 外设）就初具雏形了。看起来很美好，对吧？但真正上手后，你会发现到处都是“小坑”：突然某个 IP 被封住了，自动连线把 AXI 总线接得乱七八糟，又或者 Generate Output Products 时爆出一堆红字错误……
FPGA小迷弟2 天前
网络协议·tcp/ip·fpga开发·verilog·fpga
基于FPGA实现智能网卡的概念，什么是智能网卡TL;DR智能网卡（SmartNIC），简单说就是：一颗带有“大脑”的网卡。通过网盘分享的文件：FPGA课程 链接: https://pan.baidu.com/s/1pIFS8GEYu_jH1np4ZLG2Kw?pwd=wbbw 提取码: wbbw FPGA汇总课程，整理不易，尽快保存
泡泡糖的中文规格书8 天前
fpga开发·学习笔记·verilog
HDLbits 1.2 学习笔记向量与向量运算：Vector0 ~ Vector5（Verilog Language → Vectors）
星夜离尘5614 天前
fpga开发·verilog·fpga·crc
FPGA实现CRC-8/SMBUS：从参数和位序核对到1041次自检CRC对不上时，先把实际送入计算器的字节写下来。"123456789" 是9个ASCII字节，01 02 03 04 05 06 07 08 09 是另一组数据，再加一个字符串结尾的 00 又会变成第三组消息。
星夜离尘5614 天前
verilog·fpga·编码器
FPGA正交编码器非法跳变检测：把16种状态转移和采样边界测清楚观察正交编码器时，假设连续两次有效采样读到 00→11。A、B都变了，但中间经过 01 还是 10，已经无法从这两个值判断。
星夜离尘5615 天前
fpga开发·verilog·i2c
I²C总线卡死：先分清SCL拉低、SDA拉低，再谈9个时钟恢复调试FPGA的I²C控制器时，最容易误判的现象是：状态机一直等ACK，于是直接加一段“发送9个时钟”的恢复逻辑。
星夜离尘5616 天前
fpga开发·verilog·testbench·scoreboard
Testbench不只看波形：用scoreboard抓住丢包、重复和乱序当一条流水线连续传了几百笔数据，波形里每个数都“像是对的”，仍然可能少了一笔、多了一笔，或者交换了相邻两笔。更麻烦的是，最后一笔消失后，再也没有新输出触发比较，测试反而安静地结束。
星夜离尘5616 天前
缓存·fpga开发·verilog·fifo·背压
FIFO深度怎么定？用突发流量和背压算清缓存预算给FIFO填一个“看起来够用”的深度，最容易漏掉两件事：下游连续不读的时间，以及发出停写通知之后仍会到达的数据。本文用一个可复现的占用量模型，把突发峰值、背压尾流和实现约束分开计算。
ChipCamp17 天前
ubuntu·verilog·verilator·iverilog·gtkwave·riscv64-unknown
零门槛上手的RISC-V项目：picorv32chipcamp@chipcamp:~/src/riscv$ cat /etc/os-release ##ubuntu22系统@十年旧机器。 PRETTY_NAME="Ubuntu 22.04 LTS" NAME="Ubuntu" VERSION_ID="22.04" VERSION="22.04 (Jammy Jellyfish)" VERSION_CODENAME=jammy ID=ubuntu ID_LIKE=debian HOME_URL="https://www.ubuntu.com/" SUP
m0_547486661 个月前
verilog·数字电路·数字逻辑电路
《数字电路与逻辑设计：基于Verilog HDL和Quartus Prime》全套PPT课件2026《数字电路与逻辑设计：基于Verilog HDL和Quartus Prime》全套PPT课件2026课件内容：
学习FPGA的电气小兴兴1 个月前
fpga开发·信号处理·数字信号处理·verilog·cordic·ego1·fpga设计入门与提高
基于FPGA的CORDIC旋转模式实现sin和cos运算_采用EGo1板卡上板验证【FPGA数字信号处理第5讲】本文在前文《CORDIC旋转模式实现sin和cos运算》的基础上，将CORDIC旋转模式算法部署到EGo1 FPGA开发板上，实现sin和cos运算，并实现数码管显示运算结果，显示结果保留小数点后三位，并且经过四舍五入运算。
啄缘之间1 个月前
经验分享·学习·测试用例·verilog·sva
1.【SVA】什么是SVA？SystemVerilog Assertions（SVA）是 SystemVerilog 语言的一部分，专门用于硬件设计的断言和验证。SVA 提供了一种强大的机制，可以在仿真过程中自动检查设计的行为是否符合预期，从而帮助验证工程师和设计工程师确保硬件设计的正确性。下面详细了解一下 SVA 的基本概念和主要特点。 什么是 SVA SystemVerilog Assertions（SVA） 是一种用于硬件设计验证的断言语言，它是 SystemVerilog 语言的一部分。SVA 允许设计工程师和验证工程师在硬
SDAU20051 个月前
verilog
verilog计数器中增减操作之资源占用安路Anlogic TD Release_2026.1_SP2，器件选择：EG4A20BG256方法1）case语句
学习FPGA的电气小兴兴1 个月前
嵌入式硬件·fpga开发·数字信号处理·verilog·fpga·cordic·arctan
基于FPGA的CORDIC向量模式实现arctan运算，Verilog HDL实现在上一篇文章《CORDIC旋转模式实现sin和cos运算》中，介绍了CORDIC旋转模式，并基于该算法实现了sin和cos运算。本文将在CORDIC旋转模式的基础上，介绍CORDIC向量模式的算法原理，并使用Verilog HDL实现该算法，得到arctan计算结果，角度范围为-90~90度，最终使用Modelsim进行波形仿真，与MATLAB实现结果进行比较，验证算法的正确性。
学习FPGA的电气小兴兴2 个月前
fpga开发·信号处理·数字信号处理·verilog·fpga·verilog hdl·cordic
基于FPGA的CORDIC旋转模式实现sin和cos运算本文介绍了CORDIC旋转模式实现sin和cos运算的算法原理，并在此基础上，介绍了CORDIC旋转模式的Verilog HDL实现方案，将复杂的三角函数运算转化成普通的加、减和移位运算，并且模块可综合，最终使用Modelsim进行波形仿真，与MATLAB实现结果进行比较，算法验证通过。
FPGA开源工坊2 个月前
图像处理·人工智能·verilog·fpga·isp
ISP图像处理--Bayer Raw格式我们都知道颜色是由RGB三原色所组合而成的，我们的眼睛之所以能够看到这个五彩缤纷的世界那是因为我们的眼睛里面有能够对RGB颜色进行感知的感光细胞，如果说眼睛中缺少了某种感光细胞，那么就会出现色盲的情况。
qq_150841992 个月前
verilog·quartus·cpld
用verilog语言在Quartus Prime Lite 18中对CPLD EPM570T100C5进行编程欲看图文版pdf，请电邮14518918@qq.com。我是上世纪九十年代的成电毕业生，计算机语言这门课学的是Pascal，它是一种强类型结构化编程语言，竟然和毕业后向王师兄学到的硬件描述语言VHDL比较类似，都是if (…) then和begin … end这样比较严谨但啰嗦的风格。这导致我在后来的职业生涯中，编程风格就比较保守，难以精进。同样是硬件描述语言的verilog，看着就有点像我后来工作做跟康师兄学到的C语言，简洁如if {…}这样的了。 为了消除新人Ellen对陌生技术的畏难情绪，证明清代学
芯路行者2 个月前
fpga开发·verilog·fpga·hdlbits
4.4 HDLBits —— 更多时序逻辑电路规则 90 是一种具备诸多有趣特性的一维元胞自动机。其演化规则十分简单：存在一排一维元胞阵列，每个元胞只有开启、关闭两种状态。每一次迭代时刻，任意元胞的下一状态等于它左右两个相邻元胞当前状态的异或值。 下面用更详尽的表格形式描述该规则：单个元胞的下一状态由它自身以及左右两侧邻居共同决定。 （“规则 90” 这个名称来源于次态列的二进制数值：01011010 转换成十进制正好是 90。） 请设计该数字电路：搭建一套包含 512 个元胞的系统，状态寄存器为q[511:0]；每个时钟周期完成一次迭代（前进一个时
芯路行者2 个月前
fpga开发·verilog·fpga·hdlbits
7 HDLBits —— 验证：编写测试激励文件现有如下模块声明：编写一个测试激励模块：对dut模块完成单次例化（实例名可自定义），并生成一路时钟信号驱动dut的clk输入端口。时钟周期为10皮秒，时钟初始电平为低电平0，第一次电平跳变由0变为1。