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m0_547486669 天前
verilog·数字电路·数字逻辑电路
《数字电路与逻辑设计：基于Verilog HDL和Quartus Prime》全套PPT课件2026《数字电路与逻辑设计：基于Verilog HDL和Quartus Prime》全套PPT课件2026课件内容：
学习FPGA的电气小兴兴10 天前
fpga开发·信号处理·数字信号处理·verilog·cordic·ego1·fpga设计入门与提高
基于FPGA的CORDIC旋转模式实现sin和cos运算_采用EGo1板卡上板验证【FPGA数字信号处理第5讲】本文在前文《CORDIC旋转模式实现sin和cos运算》的基础上，将CORDIC旋转模式算法部署到EGo1 FPGA开发板上，实现sin和cos运算，并实现数码管显示运算结果，显示结果保留小数点后三位，并且经过四舍五入运算。
啄缘之间17 天前
经验分享·学习·测试用例·verilog·sva
1.【SVA】什么是SVA？SystemVerilog Assertions（SVA）是 SystemVerilog 语言的一部分，专门用于硬件设计的断言和验证。SVA 提供了一种强大的机制，可以在仿真过程中自动检查设计的行为是否符合预期，从而帮助验证工程师和设计工程师确保硬件设计的正确性。下面详细了解一下 SVA 的基本概念和主要特点。 什么是 SVA SystemVerilog Assertions（SVA） 是一种用于硬件设计验证的断言语言，它是 SystemVerilog 语言的一部分。SVA 允许设计工程师和验证工程师在硬
SDAU200518 天前
verilog
verilog计数器中增减操作之资源占用安路Anlogic TD Release_2026.1_SP2，器件选择：EG4A20BG256方法1）case语句
学习FPGA的电气小兴兴21 天前
嵌入式硬件·fpga开发·数字信号处理·verilog·fpga·cordic·arctan
基于FPGA的CORDIC向量模式实现arctan运算，Verilog HDL实现在上一篇文章《CORDIC旋转模式实现sin和cos运算》中，介绍了CORDIC旋转模式，并基于该算法实现了sin和cos运算。本文将在CORDIC旋转模式的基础上，介绍CORDIC向量模式的算法原理，并使用Verilog HDL实现该算法，得到arctan计算结果，角度范围为-90~90度，最终使用Modelsim进行波形仿真，与MATLAB实现结果进行比较，验证算法的正确性。
学习FPGA的电气小兴兴1 个月前
fpga开发·信号处理·数字信号处理·verilog·fpga·verilog hdl·cordic
基于FPGA的CORDIC旋转模式实现sin和cos运算本文介绍了CORDIC旋转模式实现sin和cos运算的算法原理，并在此基础上，介绍了CORDIC旋转模式的Verilog HDL实现方案，将复杂的三角函数运算转化成普通的加、减和移位运算，并且模块可综合，最终使用Modelsim进行波形仿真，与MATLAB实现结果进行比较，算法验证通过。
FPGA开源工坊1 个月前
图像处理·人工智能·verilog·fpga·isp
ISP图像处理--Bayer Raw格式我们都知道颜色是由RGB三原色所组合而成的，我们的眼睛之所以能够看到这个五彩缤纷的世界那是因为我们的眼睛里面有能够对RGB颜色进行感知的感光细胞，如果说眼睛中缺少了某种感光细胞，那么就会出现色盲的情况。
qq_150841991 个月前
verilog·quartus·cpld
用verilog语言在Quartus Prime Lite 18中对CPLD EPM570T100C5进行编程欲看图文版pdf，请电邮14518918@qq.com。我是上世纪九十年代的成电毕业生，计算机语言这门课学的是Pascal，它是一种强类型结构化编程语言，竟然和毕业后向王师兄学到的硬件描述语言VHDL比较类似，都是if (…) then和begin … end这样比较严谨但啰嗦的风格。这导致我在后来的职业生涯中，编程风格就比较保守，难以精进。同样是硬件描述语言的verilog，看着就有点像我后来工作做跟康师兄学到的C语言，简洁如if {…}这样的了。 为了消除新人Ellen对陌生技术的畏难情绪，证明清代学
芯路行者2 个月前
fpga开发·verilog·fpga·hdlbits
4.4 HDLBits —— 更多时序逻辑电路规则 90 是一种具备诸多有趣特性的一维元胞自动机。其演化规则十分简单：存在一排一维元胞阵列，每个元胞只有开启、关闭两种状态。每一次迭代时刻，任意元胞的下一状态等于它左右两个相邻元胞当前状态的异或值。 下面用更详尽的表格形式描述该规则：单个元胞的下一状态由它自身以及左右两侧邻居共同决定。 （“规则 90” 这个名称来源于次态列的二进制数值：01011010 转换成十进制正好是 90。） 请设计该数字电路：搭建一套包含 512 个元胞的系统，状态寄存器为q[511:0]；每个时钟周期完成一次迭代（前进一个时
芯路行者2 个月前
fpga开发·verilog·fpga·hdlbits
7 HDLBits —— 验证：编写测试激励文件现有如下模块声明：编写一个测试激励模块：对dut模块完成单次例化（实例名可自定义），并生成一路时钟信号驱动dut的clk输入端口。时钟周期为10皮秒，时钟初始电平为低电平0，第一次电平跳变由0变为1。
芯路行者2 个月前
fpga开发·verilog·fpga·hdlbits
4.1 HDLBits —— 时序逻辑电路之锁存器与触发器D触发器是一种可存储1位二进制数的电路，其状态会周期性更新，更新时刻通常为时钟信号的上升沿。 当使用带时钟的always块时，逻辑综合器会生成D触发器（参见alwaysblock2）。D触发器是“组合逻辑模块后接触发器”结构中最简单的形式，其中组合逻辑部分仅为一根导线。生成一个独立的D触发器。
芯路行者2 个月前
fpga开发·verilog·fpga·hdlbits
5 HDLBits —— 构建更大的电路搭建一个计数范围包含0至999的计数器，总计数周期为1000个时钟周期。复位信号为同步复位，触发后计数器归零。
芯路行者2 个月前
fpga开发·verilog·fpga·hdlbits
4.3 HDLBits —— 时序逻辑电路之移位寄存器设计一个4 位右移移位寄存器，具备异步复位、同步置数、移位使能功能。 端口功能说明 areset（异步复位）：将移位寄存器全部清零； load（同步置数）：给移位寄存器并行载入 4 位输入数据data[3:0]，替代移位操作； ena（移位使能）：执行右移操作（移位规则：最高位q[3]补 0，最低位q[0]移出寄存器并丢弃）； q：移位寄存器的存储输出值。 优先级规则 若置数信号load与移位使能ena同时为高电平（有效），置数 load 拥有更高执行优先级。
芯路行者2 个月前
fpga开发·verilog·fpga·hdlbits
4.2 HDLBits —— 时序逻辑电路之计数器搭建一个 4 位二进制计数器，计数范围包含 0～15，计数周期为 16。复位信号为同步复位，复位时计数器数值置 0。
鬼手点金2 个月前
fpga开发·verilog·vivado·xilinx·vhdl·altera·lattice
FPGA常用型号参考FPGA市场主要由国际巨头和快速崛起的国内厂商两大阵营构成。国际厂商凭借深厚的技术积累和广泛的产品线，覆盖从顶尖数据中心到低功耗边缘计算的全场景；国内厂商则在通信、工业控制和汽车电子等特定市场加速追赶，部分已实现中高端突破。
我爱C编程2 个月前
fpga开发·verilog·fpga·dsb
基于FPGA的DSB调制解调系统verilog开发目录1.引言2.算法测试效果3.算法涉及理论知识概要3.1 DSB调制数学模型3.2 DSB相干解调原理
北方孤寂的灵魂2 个月前
verilog·systemverilog·sv·数字验证
关于AXI协议详解AXI（Advanced eXtensible Interface）是ARM推出的片上高速互联总线协议，属于AMBA总线体系，主流版本：
FPGA小迷弟3 个月前
网络协议·tcp/ip·fpga开发·verilog·fpga
vivado中的AXI Interconnect到底应该怎么用，他的底层原理是什么，一篇文档全部理清楚！！！掰开揉碎 AXI Interconnect：从“堵车”到“高速立交”，把总线互联彻底说透 说在前面 在用 Zynq 或 MicroBlaze 搭系统的时候，大家肯定都会遇到这种情况：处理器（PS 或软核）想访问好几个 AXI 外设，一开始简单，把主机的 M_AXI 往从机的 S_AXI 一接，搞定。可一旦设备多起来，一个主机要带三四个从机，或者来了两个主机（比如 PS 的 GP0 加一个 DMA）要共享访问同一块 DDR，你总不能画一堆蜘蛛网一样的直连线吧？
liuluyang5304 个月前
fpga开发·verilog
Verilog 中 wire 与 wor 的区别详解wire 是 Verilog 中最常用的线网类型，只能有一个驱动源。如果有多个驱动源同时驱动 wire，结果是不确定的（X 态）。
啄缘之间4 个月前
开发语言·经验分享·学习·fpga开发·测试用例·verilog
10.【学习】SPI & UART 验证环境与测试用例以下验证环境，包含：配置类+顶层Env+基础Test+5个实用测试用例，与之前提供的事务类、Driver、Monitor、Agent无缝对接。