verilog

9527华安4 天前
fpga开发·verilog·视频采集·hdmi2.0·4k
Xilinx系列FPGA视频采集转HDMI2.0输出，基于HDMI 1.4/2.0 Transmitter Subsystem方案，提供6套工程源码和技术支持Xilinx系列FPGA实现4K视频收发现状： 目前Xilinx系列FPGA实现提供了多种4K视频收发方案；对于纯FPGA而言，需要用到GT高速接口资源实现编解码，但要求K7及其以上系列FPGA，以HDMI2.0为例，Xilinx官方提供了基于Video PHY Controller为核心的一整套HDMI2.0收发方案，此外，还可以直接使用GT高速接口IP核配置为GT-HDMI编解码模式，或者配置为DP编解码模式；对于Zynq系列FPGA而言，既可以使用PL端的GT高速接资源做4K视频收发，也可以使用PS
双料毒狼_s9 天前
fpga开发·verilog
【FPGA实战】Verilog实现DE2-115的流水灯控制在DE2-115开发板上，用Verilog设计一个LED流水灯实验：用6个LED完成周期为1秒的跑马灯效果。
简简单单做算法13 天前
fpga开发·verilog·图像退化
基于FPGA的图像退化算法verilog实现,分别实现横向和纵向运动模糊,包括tb和MATLAB辅助验证目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述5.算法完整程序工程(完整程序运行后无水印)
通信小小昕14 天前
fpga开发·蓝桥杯·优化·verilog·spi·竞赛
FPGA|Verilog-SPI驱动最近准备蓝桥杯FPGA的竞赛，因为感觉官方出的IIC的驱动代码思路非常好，写的内容非常有逻辑并且规范。也想学习一下SPI的协议，所以准备自己照着写一下。直到我打开他们给出的SPI底层驱动，我整个人傻眼了，我只能说，嗯，这个SPI驱动和之前的IIC驱动一定不是一个人写的，本次给出的SPI驱动真的太差劲了，我虽然按照他的思路写了，但是感觉写下来非常难受，还是咬牙坚持下来了，下面我们就来分析一下官方给的SPI的驱动代码的不足之处：
啄缘之间17 天前
学习·fpga开发·verilog·uvm·sv
17. 示例：用assert property检查FIFO空满标志冲突基于 SystemVerilog 的 FIFO 空满标志冲突检查（概念+实现+仿真全解）冲突定义 FIFO 的空标志（empty）和满标志（full）是互斥信号，任何时候都不应同时为高电平。若二者同时有效，说明 FIFO 的状态机或计数器存在逻辑错误，可能导致数据丢失或覆盖。
啄缘之间1 个月前
学习·测试用例·verilog·uvm·sv
7. 覆盖率：covergroup/coverpoint/crosscovergroup是收集覆盖率的容器，coverpoint是具体的覆盖点，cross是交叉覆盖。用生活中的例子来通俗解释，比如将covergroup比作调查问卷，coverpoint是问题，cross则是问题之间的关联分析。
FPGA狂飙1 个月前
fpga开发·信号处理·verilog·fpga·vivado
快速傅里叶变换（FFT）：从数学公式到5G信号，揭开数字世界的“频率密码”你是否想过，为什么手机能瞬间解码WiFi信号？为什么音乐APP能一键分离人声和伴奏？答案就藏在快速傅里叶变换（FFT）这个“数字魔法”中。它不仅是20世纪十大算法之一，更是现代通信、音频处理、图像识别的核心引擎。
啄缘之间1 个月前
学习·测试用例·verilog·uvm·sv
4. 示例：创建带约束的随机地址生成器（范围0x1000-0xFFFF）以下是一个完整的SystemVerilog测试平台示例，包含约束随机地址生成、日志输出和波形生成功能：
啄缘之间1 个月前
学习·verilog·uvm·sv
4.6 学习UVM中的“report_phase“，将其应用到具体案例分为几步？以下是对 UVM 验证环境中 report_phase 的详细解析，结合具体验证项目场景，提供分步骤实现说明和示例代码：
RunningCamel1 个月前
verilog·fpga·vivado报错
[Vivado报错] [Runs 36-527] DCP does not exist此错误表明Vivado在指定路径未找到.dcp（Design Checkpoint）文件，通常由以下原因导致：
小妖11601 个月前
verilog
verilog程序设计及SystemVerilog验证1.Verilog测试程序设计基础 1.1Testbench及其结构 在仿真的时候Testbench用来产生测试激励给待验证设计( Design Under Verification, DUV)，或者称为待测设计(Design UnderTest, DUT) 。
bitlogic1 个月前
verilog·systemverilog·scope·verification·fpga & design·lifetime·并发线程
理解 SystemVerilog 中的循环与并发线程除了常见的module、interface、class、task以及function等等，另外，begin-end block 和 fork-join block 也是一个 scope（这里的 fork-join block 包括fork-join、fork-join_any和fork-join_none），如下示例，在匿名块中也可以声明变量，该变量只在当前匿名块或者其内部嵌套的 scope 中是可见的：
啄缘之间1 个月前
学习·verilog·uvm·sv
3.9 学习UVM中的uvm_env类分为几步？以下是关于 UVM 中 uvm_env 的详细解释、核心功能、适用场景、使用方法以及一个完整的代码示例：
啄缘之间1 个月前
学习·测试用例·verilog·uvm
3.3 学习UVM中的uvm_driver 类分为几步？以下是关于 UVM 中 uvm_driver 的详细解释、核心功能、适用场景、使用方法以及一个完整的代码示例：
晓晓暮雨潇潇1 个月前
fpga开发·verilog·热电偶·ads1118·温度测试方案
FPGA开发技能(10)热电偶测温ADS1118方案两个不同材料的金属线一端在同一结点连接，另一端放在被测温点，则二者会产生一定的压差；两种不同金属的结点处于不同的温度时，会在它们之间产生电压，这个电压称为热电势（Seebeck效应）。热电偶的电压信号与两端的温差成比例，通过测量这个电压差来推算温差，从而得出温度值。这就是热电偶测温原理。实际应用中，不同的金属在温度检测结点 (T TC ) 处连接将形成热电偶。电压是在基准温度 (T CJ ) 下通过两种金属测得的。热电偶的引线需要处于相同的温度，并且通常通过等温块连接到 ADC。下图展示了一个由两种不同金
啄缘之间1 个月前
学习·fpga开发·verilog·uvm
verilog练习：i2c slave 模块设计首先就不啰嗦iic协议了，网上有不少资料都是叙述此协议的。下面将是我本次设计的一些局部设计汇总，如果对读者有借鉴意义那最好，如果没有的话也无所谓，互相交流而已。（这是我早期的版本，注释比较少，代码编写比较混乱，读者自便）
啄缘之间2 个月前
开发语言·学习·fpga开发·verilog·uvm
verilog练习：8bit移位寄存器提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档这个练习是module_shift的扩展。模块端口不再是单一的引脚，我们现在有了以矢量为端口的模块，你可以将连线矢量连接到模块上，而不是普通的导线。
啄缘之间2 个月前
学习·verilog·uvm·sv
3. 学习UVM的核心组件UVM（Universal Verification Methodology）是一种广泛应用于硬件验证领域的标准方法学，旨在提高验证流程的可重用性和可扩展性。UVM 提供了一套预定义的类和方法，用于创建模块化、可重用的验证环境。
Hcoco_me2 个月前
fpga开发·verilog
Verilog基础（三）：过程由于数字电路是由电线相连的逻辑门组成的，所以任何电路都可以表示为模块和赋值语句的某种组合.然而，有时这不是描述电路最方便的方法.
relis2 个月前
vim·verilog·lint·tree-sitter·rule·coc.nvim·ast-grep
芯片AI深度实战：进阶篇之vim内verilog实时自定义检视本文基于Editor Integration | ast-grep，以及coc.nvim，并基于以下verilog parser(my-language.so，文末下载链接), 可以在vim中实时显示自定义的verilog 匹配。效果图如下：