verilog

芯路行者9 天前
fpga开发·verilog·fpga·hdlbits
4.4 HDLBits —— 更多时序逻辑电路规则 90 是一种具备诸多有趣特性的一维元胞自动机。其演化规则十分简单：存在一排一维元胞阵列，每个元胞只有开启、关闭两种状态。每一次迭代时刻，任意元胞的下一状态等于它左右两个相邻元胞当前状态的异或值。 下面用更详尽的表格形式描述该规则：单个元胞的下一状态由它自身以及左右两侧邻居共同决定。 （“规则 90” 这个名称来源于次态列的二进制数值：01011010 转换成十进制正好是 90。） 请设计该数字电路：搭建一套包含 512 个元胞的系统，状态寄存器为q[511:0]；每个时钟周期完成一次迭代（前进一个时
芯路行者11 天前
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7 HDLBits —— 验证：编写测试激励文件现有如下模块声明：编写一个测试激励模块：对dut模块完成单次例化（实例名可自定义），并生成一路时钟信号驱动dut的clk输入端口。时钟周期为10皮秒，时钟初始电平为低电平0，第一次电平跳变由0变为1。
芯路行者11 天前
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4.1 HDLBits —— 时序逻辑电路之锁存器与触发器D触发器是一种可存储1位二进制数的电路，其状态会周期性更新，更新时刻通常为时钟信号的上升沿。 当使用带时钟的always块时，逻辑综合器会生成D触发器（参见alwaysblock2）。D触发器是“组合逻辑模块后接触发器”结构中最简单的形式，其中组合逻辑部分仅为一根导线。生成一个独立的D触发器。
芯路行者11 天前
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5 HDLBits —— 构建更大的电路搭建一个计数范围包含0至999的计数器，总计数周期为1000个时钟周期。复位信号为同步复位，触发后计数器归零。
芯路行者11 天前
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4.3 HDLBits —— 时序逻辑电路之移位寄存器设计一个4 位右移移位寄存器，具备异步复位、同步置数、移位使能功能。 端口功能说明 areset（异步复位）：将移位寄存器全部清零； load（同步置数）：给移位寄存器并行载入 4 位输入数据data[3:0]，替代移位操作； ena（移位使能）：执行右移操作（移位规则：最高位q[3]补 0，最低位q[0]移出寄存器并丢弃）； q：移位寄存器的存储输出值。 优先级规则 若置数信号load与移位使能ena同时为高电平（有效），置数 load 拥有更高执行优先级。
芯路行者11 天前
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4.2 HDLBits —— 时序逻辑电路之计数器搭建一个 4 位二进制计数器，计数范围包含 0～15，计数周期为 16。复位信号为同步复位，复位时计数器数值置 0。
鬼手点金13 天前
fpga开发·verilog·vivado·xilinx·vhdl·altera·lattice
FPGA常用型号参考FPGA市场主要由国际巨头和快速崛起的国内厂商两大阵营构成。国际厂商凭借深厚的技术积累和广泛的产品线，覆盖从顶尖数据中心到低功耗边缘计算的全场景；国内厂商则在通信、工业控制和汽车电子等特定市场加速追赶，部分已实现中高端突破。
我爱C编程17 天前
fpga开发·verilog·fpga·dsb
基于FPGA的DSB调制解调系统verilog开发目录1.引言2.算法测试效果3.算法涉及理论知识概要3.1 DSB调制数学模型3.2 DSB相干解调原理
北方孤寂的灵魂1 个月前
verilog·systemverilog·sv·数字验证
关于AXI协议详解AXI（Advanced eXtensible Interface）是ARM推出的片上高速互联总线协议，属于AMBA总线体系，主流版本：
FPGA小迷弟2 个月前
网络协议·tcp/ip·fpga开发·verilog·fpga
vivado中的AXI Interconnect到底应该怎么用，他的底层原理是什么，一篇文档全部理清楚！！！掰开揉碎 AXI Interconnect：从“堵车”到“高速立交”，把总线互联彻底说透 说在前面 在用 Zynq 或 MicroBlaze 搭系统的时候，大家肯定都会遇到这种情况：处理器（PS 或软核）想访问好几个 AXI 外设，一开始简单，把主机的 M_AXI 往从机的 S_AXI 一接，搞定。可一旦设备多起来，一个主机要带三四个从机，或者来了两个主机（比如 PS 的 GP0 加一个 DMA）要共享访问同一块 DDR，你总不能画一堆蜘蛛网一样的直连线吧？
liuluyang5303 个月前
fpga开发·verilog
Verilog 中 wire 与 wor 的区别详解wire 是 Verilog 中最常用的线网类型，只能有一个驱动源。如果有多个驱动源同时驱动 wire，结果是不确定的（X 态）。
啄缘之间3 个月前
开发语言·经验分享·学习·fpga开发·测试用例·verilog
10.【学习】SPI & UART 验证环境与测试用例以下验证环境，包含：配置类+顶层Env+基础Test+5个实用测试用例，与之前提供的事务类、Driver、Monitor、Agent无缝对接。
kaizq3 个月前
fpga开发·verilog·龙虾机器人·mulerun·makerchip·在线模拟仿真
MuleRun助力MakerChip-FPGA在线编程模拟仿真操练选用好用又不落伍的在线FPGA-Verilog编程设计模拟仿真软件工具，看到了Makerchip，相关应用案例也不少，特别是SoC项目案例。于是用AI工具--IMA-copilot生成了相应运行案例，始终跑不通，只有Makerchip自带的案例可以运行，尽管有警告。转用龙虾工具--MuleRun生成编码测试，修改了几次，终于完全运行，特地撰文记录下来。
m0_46644103詹湛4 个月前
笔记·学习·fpga开发·硬件架构·verilog
FPGA时序优化与高速接口实战手册从 RTL 结构、CDC、XDC/SDC 到 UltraScale+/Versal 与高速接口实战，全网最全最细的时序学习手册
FPGA小迷弟4 个月前
fpga开发·面试·职场和发展·verilog·fpga·modelsim
FPGA工程师常见面试问题，有参考答案，必学！！！这份真题覆盖基础语法、时序分析、逻辑设计、工具调试、项目经验五大核心模块，贴合企业面试高频考点，答案兼顾原理与工程实践，方便你直接背诵和灵活应答。 包含FPGA/系统学习资料 百度网盘链接：https://pan.baidu.com/s/1rDsLAXGj8WbX82teSkhuIw?pwd=1234 提取码: 1234
m0_46644103詹湛4 个月前
笔记·学习·fpga开发·verilog
（一）FPGA ：基础概念详解（Xilinx平台）FPGA = Field Programmable Gate Array（现场可编程门阵列）简单理解：一块芯片，你可以用代码重新配置它的内部电路结构。不像CPU是固定的，FPGA的逻辑电路可以根据你的需求重新组织。
FPGA小迷弟5 个月前
网络协议·tcp/ip·fpga开发·verilog·fpga
FPGA工程师面试题汇总（二十五）https://pan.baidu.com/s/1rDsLAXGj8WbX82teSkhuIw?pwd=1234 这份FPGA 系统学习详细资料包是个人花大量时间精心整理的，超多干货全覆盖，从基础到实战一站式搞定，不用再到处薅资料！网盘链接 随时可能失效，提取码 1234，先保存再学习，别等失效拍大腿！🔗链接：https://pan.baidu.com/s/1rDsLAXGj8WbX82teSkhuIw?pwd=1234 ———————————————— 以下是以太网接口方向后10个进阶面试题（第11～
FPGA小迷弟5 个月前
网络协议·tcp/ip·fpga开发·verilog·fpga
FPGA工程师面试题汇总（二十四）https://pan.baidu.com/s/1rDsLAXGj8WbX82teSkhuIw?pwd=1234 这份FPGA 系统学习详细资料包是个人花大量时间精心整理的，超多干货全覆盖，从基础到实战一站式搞定，不用再到处薅资料！网盘链接 随时可能失效，提取码 1234，先保存再学习，别等失效拍大腿！🔗链接：https://pan.baidu.com/s/1rDsLAXGj8WbX82teSkhuIw?pwd=1234 ———————————————— 以下是针对PCIe接口方向10个进阶面试选题的详
FPGA小迷弟5 个月前
网络协议·tcp/ip·fpga开发·面试·verilog·fpga
FPGA工程师面试题汇总（九）https://pan.baidu.com/s/1rDsLAXGj8WbX82teSkhuIw?pwd=1234 这份FPGA 系统学习详细资料包是个人花大量时间精心整理的，超多干货全覆盖，从基础到实战一站式搞定，不用再到处薅资料！网盘链接 随时可能失效，提取码 1234，先保存再学习，别等失效拍大腿！🔗链接：https://pan.baidu.com/s/1rDsLAXGj8WbX82teSkhuIw?pwd=1234 ————————————————
星华云5 个月前
fpga开发·verilog·jy901p·spartan6·惯导
[FPGA]Spartan6 Uart可变波特率读写JY901P惯导模块Spartan6固定波特率读取JY901P的内容在以下链接：固定波特率读取惯导这个版本增加了上电自动扫描波特率功能，以及实现修改波特率的功能。