verilog

钟山翼1 天前
verilog·参数·parameter·localparam
verilog 参数用法=========================================================================
神仙约架4 天前
fpga开发·verilog·generate·genvar
【FPGA】Verilog 中的 genvar 和 generate 语句教程在 Verilog 中，generate 语句用于生成多个结构化的代码块，这些代码块可以是循环（使用 for）或条件生成（使用 if）。genvar 是一个在 generate 块中使用的变量，用于迭代生成实例。
吾尹先森4 天前
经验分享·fpga开发·verilog
关于FPGA对 DDR4 （MT40A256M16）的读写控制 4语言 ：Verilg HDL 、VHDL EDA工具：ISE、Vivado、Quartus II博主将会写一个系列的文章 关于FPGA对DDR4（MT40A256M16）的有效读写控制，最大化FPGA对DDR4的读写控制。首先将对DDR4的技术文档进行研读，注重DDR4的读写操作、刷新时间等。
吾尹先森8 天前
经验分享·fpga开发·verilog
军用FPGA软件 Verilog语言的编码准测之三态缓冲器和运算符语言 ：Verilg HDL EDA工具：ISE、Vivado、Quartus II本文学习军用可编程逻辑器件软件 Verilog 语言编程安全子集，标准准则分为强制准则和建议准则，强制准则在Verilog编程中应该遵循，建议准则在Verilog编程中可参考执行。本次分享 三态缓冲器和运算符的国军标verilog语言标准准则。
吾尹先森14 天前
经验分享·fpga开发·verilog
军用FPGA软件 Verilog语言的编码准测之触发器、锁存器语言 ：Verilg HDL EDA工具：ISE、Vivado、Quartus II本文学习军用可编程逻辑器件软件 Verilog 语言编程安全子集，标准准则分为强制准则和建议准则，强制准则在Verilog编程中应该遵循，建议准则在Verilog编程中可参考执行。本次分享 触发器、锁存器 的国军标verilog语言标准准则。
吾尹先森16 天前
经验分享·fpga开发·verilog
关于FPGA对 DDR4 （MT40A256M16）的读写控制 I语言 ：Verilg HDL EDA工具：ISE、Vivado博主将会写一个系列的文章 关于FPGA对DDR4（MT40A256M16）的有效读写控制，最大化FPGA对DDR4的读写控制。首先将对DDR4的技术文档进行研读，注重DDR4的读写操作、刷新时间等。
吾尹先森22 天前
经验分享·fpga开发·verilog
基于FPGA的AD5753（DAC数模转换器）的控制 II（SPI驱动）语言 ：Verilg HDL EDA工具：Vivado本次分享DAC(AD5753) SPI驱动控制器的FPGA实现，可以借鉴到大部分DAC或者ADC的SPI驱动控制，是上篇基于FPGA的AD5753（DAC数模转换器）的控制 I（SPI驱动）文章的续篇。主要包括DAC(AD5753) FPGA的工程实现，仿真以及上板调试，实现了对DAC芯片的寄存器读写控制。
吾尹先森1 个月前
经验分享·fpga开发·bug·verilog
解决VIvado编程中遇到的bug 4语言 ：Verilg HDL EDA工具： Vivado、modelsim此系列博客专门发表 博主在开发过程中遇到的各种bug，以及bug的思路分析以及解决方法，帮助诸君在开发过程中遇到类似的问题能迅速找到解决思路和方法。
吾尹先森1 个月前
经验分享·fpga开发·bug·verilog
解决VIvado编程中遇到的bug 5语言 ：Verilg HDL EDA工具： Vivado、quartus2 、modelsim此系列博客专门发表 博主在开发过程中遇到的各种bug，以及bug的思路分析以及解决方法，帮助诸君在开发过程中遇到类似的问题能迅速找到解决思路和方法。
吾尹先森1 个月前
经验分享·fpga开发·verilog·ifdef·generate语句
Verilog HDL中如何控制模块的调用与否语言 ：Verilg HDL EDA工具：ISE、Vivado、Quartus II在FPGA开发调试中，经常需要添加debug核，ila或者vio，在调试结束或者功能测试完成之后，需要将之前添加的debug核去掉，以使得工程轻量化，那么这时我们最常用的方法是直接将ila模块注释掉，这种方法简单快速，但是影响代码美观，在debug模块比较多的时候，也比较繁琐。本文，在结合平时做项目中的经验，对Verilog HDL中控制模块调用与否的方式 作了一个总结，望能对各位实操应用中有所帮助。
行置水穷处1 个月前
verilog·risc-v
[处理器芯片]-7 超标量CPU实现之访存超标量CPU的访存单元是一个关键的子系统，负责处理指令和数据的读取和写入操作。访存单元的设计直接影响到处理器的性能、延迟和吞吐量，通常考虑加入指令硬件预取以提高访存效率。
农民真快落1 个月前
fpga开发·verilog·数字ic设计·一生一芯·秋招面试
【IC设计】牛客网-序列检测习题总结两种方法： 法一、用寄存器维护一个存储序列的寄存器 法二、用状态机来做 这里我用寄存器来做。通过计数器进行分组序列检测，每组判断一次 注意点：
greatdan2 个月前
fpga开发·verilog·testbench
verilog testbench-产生时钟复位最近在看vivado的官方例程，顺便总结一下比较常用且优雅的testbench代码。将这些代码封装一下，以后在仿真时直接调用，非常的方便。
greatdan2 个月前
fpga开发·verilog·vivado
关于verilog不能处理数组端口的解决方法Verilog语言目前并不支持数组型端口，这不利于一些信号的管理。虽然System Veilog支持这样的定义，但是如果是芯片开发，就不得不用Verilog开发了。
向盟约宣誓2 个月前
fpga开发·verilog·fpga
[HDLBits] Tb/clockYou are provided a module with the following declaration:
king_machine design2 个月前
fpga开发·verilog·代码·输入序列不连续的序列检测
verilog中输入序列不连续的序列检测编写一个序列检测模块，输入信号端口为data，表示数据有效的指示信号端口为data_valid。当data_valid信号为高时，表示此刻的输入信号data有效，参与序列检测；当data_valid为低时，data无效，抛弃该时刻的输入。当输入序列的有效信号满足0110时，拉高序列匹配信号match。
king_machine design2 个月前
fpga开发·verilog
Verilog中4位数值比较器电路某4位数值比较器的功能表如下。请用Verilog语言采用门级描述方式，实现此4位数值比较器参考代码如下：
向盟约宣誓2 个月前
fpga开发·verilog·fpga
[HDLBits] Sim/circuit9This is a sequential circuit. Read the simulation waveforms to determine what the circuit does, then implement it.
孤独的单刀2 个月前
fpga开发·ic·verilog·xilinx·altera·signed·unsigned
基于FPGA的数字信号处理（5）--Signed的本质和作用Verilog中的signed是一个很多人用不好，或者说不太愿意用的一个语法。因为不熟悉它的机制，所以经常会导致运算结果莫名奇妙地出错。其实了解了signed以后，很多时候用起来还是挺方便的。
孤独的单刀2 个月前
fpga开发·信号处理·ic·verilog·fpga·xilinx·altera
基于FPGA的数字信号处理（7）--如何确定Verilog表达式的位宽很多时候，Verilog中表达式的位宽都是被隐式确定的，即使你自己设计了位宽，它也是根据规则先确定位宽后，再扩展到你的设计位宽，这常常会导致结果产生意想不到的错误。比如：