verilog

月光技术杂谈3 天前
verilog·risc-v·chisel·vhdl·香山·开源cpu·xiangshan
上海RISC-V峰会-香山开源RISC-V CPU随想随记2025年上海RISC-V峰会上，香山发布最新成果：对标Arm Neoverse N2！国产开源RISC-V CPU助力芯片设计成本降低33%！ – 芯智讯
可编程芯片开发5 天前
fpga开发·verilog·加法器·多级流水线
基于FPGA的多级流水线加法器verilog实现,包含testbench测试文件目录1.课题概述2.系统仿真结果3.核心程序4.系统原理简介5.参考文献6.完整工程文件流水线（Pipeline）技术源于工业生产中的装配线理念，在数字电路中，它将一个复杂运算任务分解为若干个子任务，每个子任务由专门的电路模块（级）完成，且各级可以并行工作。前一级的输出作为后一级的输入，通过寄存器（或锁存器）在时钟边沿同步传递，从而实现 “多任务并发处理”。对于加法器而言，传统的组合逻辑加法器（如超前进位加法器）的延迟随输入位数增加而显著增长（通常与位数呈对数关系），导致最高工作频率受限。而流水线加法器通
进击的奶龙17 天前
verilog·仿真·eda
02VCS_使用教程VCS (Verilog Compiled Simulator) 是Synopsys公司开发的高性能、工业级Verilog/SystemVerilog仿真器。它采用编译型仿真技术，将HDL代码编译成优化的C代码，再编译成可执行文件，从而实现高速仿真。
热爱学习地派大星22 天前
fpga开发·verilog·vivado·fpga功耗·xpe
Xilinx FPGA功耗评估FPGA功耗作为设计中一个重要环节，经常影响硬件电源设计。XILINX提供XPE作为前期FPGA设计功耗评估工作，本文主要针对工具上的使用和功耗分析展开讲解。
进击的奶龙22 天前
verilog·基础语法
21verilog函数Verilog函数（Function）是一种可重用的代码块，用于封装重复性的行为级设计逻辑。通过函数和任务（Task），可以简化代码结构，提高设计的模块化程度。
tiantianuser1 个月前
服务器·fpga开发·verilog·xilinx·rdma·可编程逻辑
RDMA简介7之RoCE v2可靠传输可靠传输技术旨在通过多种方法确保数据包在传输过程中不会丢失或损坏，同时保证数据包按发送顺序到达接收端，其要求在链路发生丢包或网络发生拥塞等情况下能够完全保证数据包的正确性同时尽可能地提高传输速率。RoCE v2协议实现可靠传输的技术手段共有三种，分别为：丢包重传机制、流量控制及拥塞管理。接下来将就这三种技术手段进行详细分析。
9527华安2 个月前
fpga开发·verilog·图像缩放·双线性插值·安路fpga
国产安路FPGA纯verilog图像缩放，工程项目解决方案，提供5套TD工程源码和技术支持国产FPGA现状：“苟利国家生死以，岂因祸福避趋之！”大洋彼岸的我优秀地下档员，敏锐地洞察到祖国的短板在于先进制程半导体的制造领域，于是本着为中华民族伟大复兴的中国梦贡献绵薄之力的初心，懂先生站在高略高度和长远角度谋划，宁愿背当代一世之骂名也要为祖国千秋万世谋，2018年7月，懂先生正式打响毛衣战，随后又使出恰勃纸战术，旨在为祖国先进制程半导体领域做出自主可控的战略推动；2019年初我刚出道时，还是Xilinx遥遥领先的时代(现在貌似也是)，那时的国产FPGA还处于黑铁段位；然而才短短7年，如今的国产FP
tiantianuser2 个月前
fpga开发·verilog·fpga·rdma·高速传输·rocev2
RDMA简介5之RoCE v2队列在RoCE v2协议中，RoCE v2队列是数据传输的最底层控制机制，其由工作队列（WQ）和完成队列（CQ）共同组成。其中工作队列采用双向通道设计，包含用于存储即将发送数据的发送队列（SQ）和用于存储已接收到的数据的接收队列（RQ），二者共同组成了端到端的数据传输管道（Pipeline）每一个SQ与RQ绑定起来称为队列对（QP），每个队列对中包含有若干个工作队列元素（WQE）和一些其他元素如本地接收队列指针、本地发送队列指针、远程接收队列指针、远程发送队列指针等。同样的，每一个CQ中也存在着若干完成队列元
迎风打盹儿2 个月前
verilog·fpga·阻塞赋值·非阻塞赋值·testbench仿真
FPGA仿真中阻塞赋值（=）和非阻塞赋值（＜=）区别FPGA仿真中阻塞赋值和非阻塞赋值的区别单独仿真小模块对但将小模块加入整个工程仿真不对就有可能是没有注意到仿真中阻塞赋值和非阻塞赋值的区别
tiantianuser2 个月前
verilog·fpga·vivado·rdma·高速传输
RDMA简介3之四种子协议对比RDMA协议共有四种子协议，分别为InfiniBand、iWARP、RoCE v1和RoCE v2协议。这四种协议使用统一的RDMA API，但在具体的网络层级实现上有所不同，如图1所示，接下来将分别介绍这四种子协议。 图1 RDMA四种子协议网络层级关系图 InfiniBand：InfiniBand是一种专为RDMA设计的网络，其传输层、网络层及链路层均遵循IB协议规范，没有类似以太网的复杂协议交互计算，从硬件级别保证传输可靠，但成本较为高昂，需要使用专用的IB交换机和IB网卡才可以正常路由。 RoCE
可编程芯片开发2 个月前
fpga开发·des·verilog·加解密
基于FPGA的DES加解密系统verilog实现,包含testbench和开发板硬件测试目录1.课题概述2.系统测试效果3.核心程序与模型4.系统原理简介5.完整工程文件基于FPGA的DES加解密系统verilog实现,包含testbench和开发板硬件测试。输入待加密数据，密钥，输出加密数据，然后通过解密模块输出解密后的原数据。
可编程芯片开发2 个月前
fpga开发·verilog·simulink·pid控制器
基于FPGA的PID控制器verilog实现,包含simulink对比模型目录1.课题概述2.系统测试效果3.核心程序与模型4.系统原理简介5.完整工程文件根据PID控制器的原理，设计FPGA的总体架构。通常包括误差计算模块、比例运算模块、积分运算模块、微分运算模块、加法器模块以及控制信号输出模块等。同时通过simulink对比PID控制仿真输出。
__pop_3 个月前
verilog
SV 仿真的常识SystemVerilog 和 Verilog 的语法标准由 **IEEE（美国电气和电子工程师协会）**制定，正式文档如下：
nanxl13 个月前
fpga开发·verilog·vivado
FPGA-DDS信号发生器FPGA实现的DDS（直接数字频率合成）波形生成器是一种高效、灵活的数字信号生成技术，广泛应用于通信、雷达和测试设备中。其核心原理是通过数字计算生成特定频率的波形。
nanxl13 个月前
fpga开发·verilog·vivado
FPGA-数字时钟用FPGA驱动数码管按照HH-MM-SS的格式显示时间，每秒用串口向上位机发送当前时间，当串口收到@HH:MM:SS，对时间进行校准。由于年月要考虑到大小月，闰年等。为了简单起见，只考虑时分秒。
__pop_3 个月前
verilog
system verilog 语句 耗时规则在 SystemVerilog 中，确实有一类语句是**不消耗仿真时间(zero simulation time)**的，我们一般叫它们：
0基础学习者3 个月前
前端·笔记·fpga开发·verilog·fpga
按键消抖（用状态机实现）在按下抖动的过程中，key在抖动但是p_flag并没有出现高脉冲 ，直到稳定了20ms后p_flag出现了高脉冲。
浮梦终焉4 个月前
ide·fpga开发·verilog·vs code
VS Code下开发FPGA——FPGA开发体验提升__下上一篇：IntelliJ IDEA下开发FPGA-CSDN博客Type：Quartus在应用商店先安装Digtal IDE插件
迎风打盹儿4 个月前
verilog·fpga·vivado·复位
FPGA同步复位、异步复位、异步复位同步释放仿真FPGA同步复位、异步复位、异步复位同步释放仿真xilinx VIVADO仿真行为仿真综合后功能仿真，综合后时序仿真
肯德基疯狂星期四-V我504 个月前
fpga开发·verilog·de2-115
【FPGA】状态机思想实现LED流水灯&HDLbits组合逻辑题训练目录一、状态机思想实现FPGA点亮LED流水灯1.1状态机思想(1)状态机类型Moore型状态机Mealy型状态机