verilog

liuluyang5302 小时前
fpga开发·verilog
Verilog 中 wire 与 wor 的区别详解wire 是 Verilog 中最常用的线网类型，只能有一个驱动源。如果有多个驱动源同时驱动 wire，结果是不确定的（X 态）。
啄缘之间11 天前
开发语言·经验分享·学习·fpga开发·测试用例·verilog
10.【学习】SPI & UART 验证环境与测试用例以下验证环境，包含：配置类+顶层Env+基础Test+5个实用测试用例，与之前提供的事务类、Driver、Monitor、Agent无缝对接。
kaizq19 天前
fpga开发·verilog·龙虾机器人·mulerun·makerchip·在线模拟仿真
MuleRun助力MakerChip-FPGA在线编程模拟仿真操练选用好用又不落伍的在线FPGA-Verilog编程设计模拟仿真软件工具，看到了Makerchip，相关应用案例也不少，特别是SoC项目案例。于是用AI工具--IMA-copilot生成了相应运行案例，始终跑不通，只有Makerchip自带的案例可以运行，尽管有警告。转用龙虾工具--MuleRun生成编码测试，修改了几次，终于完全运行，特地撰文记录下来。
m0_46644103詹湛1 个月前
笔记·学习·fpga开发·硬件架构·verilog
FPGA时序优化与高速接口实战手册从 RTL 结构、CDC、XDC/SDC 到 UltraScale+/Versal 与高速接口实战，全网最全最细的时序学习手册
FPGA小迷弟1 个月前
fpga开发·面试·职场和发展·verilog·fpga·modelsim
FPGA工程师常见面试问题，有参考答案，必学！！！这份真题覆盖基础语法、时序分析、逻辑设计、工具调试、项目经验五大核心模块，贴合企业面试高频考点，答案兼顾原理与工程实践，方便你直接背诵和灵活应答。 包含FPGA/系统学习资料 百度网盘链接：https://pan.baidu.com/s/1rDsLAXGj8WbX82teSkhuIw?pwd=1234 提取码: 1234
m0_46644103詹湛1 个月前
笔记·学习·fpga开发·verilog
（一）FPGA ：基础概念详解（Xilinx平台）FPGA = Field Programmable Gate Array（现场可编程门阵列）简单理解：一块芯片，你可以用代码重新配置它的内部电路结构。不像CPU是固定的，FPGA的逻辑电路可以根据你的需求重新组织。
FPGA小迷弟2 个月前
网络协议·tcp/ip·fpga开发·verilog·fpga
FPGA工程师面试题汇总（二十五）https://pan.baidu.com/s/1rDsLAXGj8WbX82teSkhuIw?pwd=1234 这份FPGA 系统学习详细资料包是个人花大量时间精心整理的，超多干货全覆盖，从基础到实战一站式搞定，不用再到处薅资料！网盘链接 随时可能失效，提取码 1234，先保存再学习，别等失效拍大腿！🔗链接：https://pan.baidu.com/s/1rDsLAXGj8WbX82teSkhuIw?pwd=1234 ———————————————— 以下是以太网接口方向后10个进阶面试题（第11～
FPGA小迷弟2 个月前
网络协议·tcp/ip·fpga开发·verilog·fpga
FPGA工程师面试题汇总（二十四）https://pan.baidu.com/s/1rDsLAXGj8WbX82teSkhuIw?pwd=1234 这份FPGA 系统学习详细资料包是个人花大量时间精心整理的，超多干货全覆盖，从基础到实战一站式搞定，不用再到处薅资料！网盘链接 随时可能失效，提取码 1234，先保存再学习，别等失效拍大腿！🔗链接：https://pan.baidu.com/s/1rDsLAXGj8WbX82teSkhuIw?pwd=1234 ———————————————— 以下是针对PCIe接口方向10个进阶面试选题的详
FPGA小迷弟2 个月前
网络协议·tcp/ip·fpga开发·面试·verilog·fpga
FPGA工程师面试题汇总（九）https://pan.baidu.com/s/1rDsLAXGj8WbX82teSkhuIw?pwd=1234 这份FPGA 系统学习详细资料包是个人花大量时间精心整理的，超多干货全覆盖，从基础到实战一站式搞定，不用再到处薅资料！网盘链接 随时可能失效，提取码 1234，先保存再学习，别等失效拍大腿！🔗链接：https://pan.baidu.com/s/1rDsLAXGj8WbX82teSkhuIw?pwd=1234 ————————————————
星华云2 个月前
fpga开发·verilog·jy901p·spartan6·惯导
[FPGA]Spartan6 Uart可变波特率读写JY901P惯导模块Spartan6固定波特率读取JY901P的内容在以下链接：固定波特率读取惯导这个版本增加了上电自动扫描波特率功能，以及实现修改波特率的功能。
星华云2 个月前
fpga开发·verilog·jy901p·惯导模块
[FPGA]Spartan6 Uart固定波特率读写JY901P惯导模块这版本是固定波特率，无法修改串口波特率，无法恢复出厂设置（出厂设置会更改波特率到9600，除非固定波特率一开始设置为9600，其他写命令都可以成功写入）。
FPGA小迷弟2 个月前
学习·fpga开发·verilog·fpga
FPGA面试题汇总整理（一）https://pan.baidu.com/s/1rDsLAXGj8WbX82teSkhuIw?pwd=1234 这份FPGA 系统学习详细资料包是个人花大量时间精心整理的，超多干货全覆盖，从基础到实战一站式搞定，不用再到处薅资料！网盘链接随时可能失效，提取码 1234，先保存再学习，别等失效拍大腿！🔗链接：https://pan.baidu.com/s/1rDsLAXGj8WbX82teSkhuIw?pwd=1234 ————————————————
FPGA小迷弟3 个月前
学习·fpga开发·verilog·fpga
FPGA工程师面试题汇总（二）https://pan.baidu.com/s/1rDsLAXGj8WbX82teSkhuIw?pwd=1234 这份FPGA 系统学习详细资料包是个人花大量时间精心整理的，超多干货全覆盖，从基础到实战一站式搞定，不用再到处薅资料！网盘链接随时可能失效，提取码 1234，先保存再学习，别等失效拍大腿！🔗链接：https://pan.baidu.com/s/1rDsLAXGj8WbX82teSkhuIw?pwd=1234 ————————————————
FPGA小迷弟3 个月前
前端·学习·fpga开发·verilog·fpga
FPGA 时序约束基础：从时钟定义到输入输出延迟的完整设置https://pan.baidu.com/s/1rDsLAXGj8WbX82teSkhuIw?pwd=1234 这份FPGA 系统学习详细资料包是个人花大量时间精心整理的，超多干货全覆盖，从基础到实战一站式搞定，不用再到处薅资料！网盘链接随时可能失效，提取码 1234，先保存再学习，别等失效拍大腿！🔗链接：https://pan.baidu.com/s/1rDsLAXGj8WbX82teSkhuIw?pwd=1234 ————————————————
FPGA小迷弟3 个月前
前端·学习·fpga开发·verilog·fpga
高频时钟设计：FPGA 多时钟域同步与时序收敛实战方案https://pan.baidu.com/s/1rDsLAXGj8WbX82teSkhuIw?pwd=1234 这份FPGA 系统学习详细资料包是个人花大量时间精心整理的，超多干货全覆盖，从基础到实战一站式搞定，不用再到处薅资料！网盘链接随时可能失效，提取码 1234，先保存再学习，别等失效拍大腿！🔗链接：https://pan.baidu.com/s/1rDsLAXGj8WbX82teSkhuIw?pwd=1234 ————————————————
FPGA小迷弟3 个月前
学习·fpga开发·verilog·fpga·modelsim
FPGA工业常用接口：FPGA 的 SPI 总线多从机通信设计与时序优化https://pan.baidu.com/s/1rDsLAXGj8WbX82teSkhuIw?pwd=1234 这份FPGA 系统学习详细资料包是个人花大量时间精心整理的，超多干货全覆盖，从基础到实战一站式搞定，不用再到处薅资料！网盘链接随时可能失效，提取码 1234，先保存再学习，别等失效拍大腿！🔗链接：https://pan.baidu.com/s/1rDsLAXGj8WbX82teSkhuIw?pwd=1234 ————————————————
greatdan4 个月前
fpga开发·verilog·xilinx
[HDL设计] 片外串行总线-IICIIC（Inter-Integrated Circuit），也被称为 I2C 或 I²C，是由飞利浦半导体（现 NXP 半导体）于 1982 年发明的一种串行通信总线。虽然它已经诞生了 40 多年，但凭借其简单性和低成本，它依然是嵌入式系统中连接处理器与低速外设（如传感器、EEPROM、ADC/DAC、RTC 时钟等）的首选方案。
greatdan4 个月前
fpga开发·verilog·xilinx
[HDL设计] 片外串行总线-SPI在嵌入式系统和数字电路设计中，芯片间的通信至关重要。在众多的串行通信协议中，SPI（Serial Peripheral Interface，串行外设接口）以其全双工、同步传输、连线简单（通常只需4根线）的特点，被广泛应用于传感器、ADC、DAC、Flash存储器等外设的连接。
南檐巷上学4 个月前
fpga开发·音频·verilog·fpga·傅立叶分析·fft·快速傅里叶变换
基于FPGA的音频信号监测识别系统本作品已经开源在github：https://github.com/lgddyza/FPGA-Based_Audio_Processing_and_Classificationhttps://github.com/lgddyza/FPGA-Based_Audio_Processing_and_Classification有参考使用本工程的同学，希望点个Star哦！
FPGA小迷弟4 个月前
学习·fpga开发·verilog·fpga·modelsim
基于FPGA实现HDMI接口，选型/核心技术FPGA实现HDMI接口无严格的“型号限制”，核心取决于FPGA的IO资源、时钟性能、高速收发器（GTX/GTH等），入门级FPGA可通过软核纯逻辑实现HDMI 1.4，中高端FPGA凭借硬核高速收发器支持HDMI 2.0/2.1高带宽版本。