握手传输 & 状态机序列检测（记忆科技笔试题）_2024年9月2日

小桶qa2024-09-23 16:44

发送模块循环发送0-7，在每个数据传输完成后，间隔5个clk，发送下一个

插入寄存器打拍处理，可以在不同的时钟周期内对信号进行同步，从而减少亚稳态的风险。

记忆科技笔试题：检测出11011在下一个时钟周期输出一个高脉冲（宽度为一个时钟周期），检测到......11011011......认为检测到两次再输出一个高脉冲

相关推荐
FPGA小迷弟11 天前
FPGA工程师面试题汇总（二十五）
网络协议·tcp/ip·fpga开发·verilog·fpga
FPGA小迷弟12 天前
FPGA工程师面试题汇总（二十四）
网络协议·tcp/ip·fpga开发·verilog·fpga
FPGA小迷弟18 天前
FPGA工程师面试题汇总（九）
网络协议·tcp/ip·fpga开发·面试·verilog·fpga
星华云20 天前
[FPGA]Spartan6 Uart可变波特率读写JY901P惯导模块
fpga开发·verilog·jy901p·spartan6·惯导
星华云22 天前
[FPGA]Spartan6 Uart固定波特率读写JY901P惯导模块
fpga开发·verilog·jy901p·惯导模块
FPGA小迷弟23 天前
FPGA面试题汇总整理（一）
学习·fpga开发·verilog·fpga
FPGA小迷弟24 天前
FPGA工程师面试题汇总（二）
学习·fpga开发·verilog·fpga
FPGA小迷弟25 天前
FPGA 时序约束基础：从时钟定义到输入输出延迟的完整设置
前端·学习·fpga开发·verilog·fpga
FPGA小迷弟1 个月前
高频时钟设计：FPGA 多时钟域同步与时序收敛实战方案
前端·学习·fpga开发·verilog·fpga
FPGA小迷弟1 个月前
FPGA工业常用接口：FPGA 的 SPI 总线多从机通信设计与时序优化
学习·fpga开发·verilog·fpga·modelsim
热门推荐
012026年4月技术前沿：AI大模型爆发、智能体革命与量子安全新纪元02GitHub 镜像站点032026 年 AI 编程助手全面对比评测：Cursor vs Copilot vs Claude Code vs GitHub Copilot Free04一周AI热点速览（2026.03.31-04.06）：GPT-6曝光、谷歌开源Gemma 4、资本狂飙与模型军备竞赛05GPT-6发布日深度解析-Symphony架构200万Token实战06AI Weekly | 2026年4月第二周 · GitHub热门项目与AI发展趋势深度解析07基于 Docker 部署 Hermes Agent 并接入飞书机器人的完整指南08GPT-6核心能力解析及与现有主流大模型对比09零成本！Ollama本地部署国产大模型全指南（支持Kimi-K2.5/GLM-5/Qwen，新手秒上手）10从限购到畅通：GLM-5.1 Coding Plan接入攻略