随着处理器通过增加核心数量和提高时钟频率来提升性能，外部DRAM的性能逐渐成为系统性能的瓶颈。仅依靠传统DRAM解决方案来消除处理器内存带宽需求与实际带宽性能之间的差距一直是一项艰巨的挑战。如今，不仅CPU核心，GPU和专用加速器等计算资源也越来越多地用于并行计算和提升能效。其他系统需求（如更低功耗、更小尺寸、更高速度和更高密度）也推动了新型DRAM解决方案的开发。
行业要求JEDEC（半导体存储器的主要标准化组织）利用最新的IC封装技术（如TSV和芯片堆叠）开发高带宽内存（HBM）解决方案。其主要目标是为高性能计算（HPC）、网络和图形应用提供足够的带宽以满足性能要求。为此，DRAM厂商和SoC制造商合作推出了标准化HBM，采用基于TSV技术的3DIC形式，即已知良好堆叠芯片（KGSD）。
HBM对于高性能系统设计师极具吸引力，因其可提供内存容量扩展性、更小占地面积和更低功耗。后文将介绍HBM架构及其各代产品的比较，讨论其封装技术与挑战，并详细阐述KGSD和2.5DSiP的测试技术挑战与可测试性功能。
图1.HBM堆叠式DRAM架构
高带宽内存（HBM）架构
HBM的基本结构由底部的逻辑基础晶片和堆叠的核心DRAM晶片组成，通过TSV互连（如图1所示）。电源和接地采用共平面设计以支持所有8个通道。在异构HBM结构中，核心晶片采用带TSV接口的传统DRAM架构，而基础晶片包含I/O缓冲器和必要的测试逻辑。通过堆叠式DRAM、TSV、微凸块和2.5D封装技术，HBM在容量、带宽和能效方面均优于传统DRAM。
图2. HBM2晶片照片：（a）核心晶片，（b）基础晶片
A.核心DRAM晶片
核心DRAM晶片采用2n预取架构，每通道最小访问粒度为16字节。如图2（a）所示，HBM2的核心架构与传统DRAM相似，包含存储单元阵列和外围逻辑。HBM2包含多个8Gb核心DRAM晶片和8个通道的128个I/O。根据HBM2的密度（2GB、4GB或8GB），每个核心晶片需配置2或4个通道，以及8或16个独立存储体。每个通道的核心DRAM晶片通过点对点（P2P）连接的独立地址和数据TSV与基础晶片通信，支持通道独立操作。外围区域专用于地址/命令接口（AWORD）、数据接口（DWORD）和TSV。AWORD用于列命令、行命令和地址控制，HBM支持行地址选通（RAS）和列地址选通（CAS）命令并行执行。DWORD用于数据传输，电源、接地和信号的TSV阵列也位于外围区域。
B.基础逻辑晶片
HBM的基础逻辑晶片（图2（b））由PHY（物理接口）、TSV、DFT（可测试性设计）逻辑和直接访问（DA）端口组成。PHY模块是HBMDRAM与主机ASIC内存控制器之间的主接口，包含8个通道，每个通道由AWORD（地址/命令缓冲器）和4个通道交错的DWORD（数据缓冲器）构成。PHY区域共有8个AWORD和32个DWORD。中心区域为TSV预留，用于向堆叠核心晶片传输信号、电源和接地。PHY与TSV之间的区域填充了1024位数据信号线和去耦电容，底部区域则用于测试逻辑和DA端口。
部分微凸块被移除以留出探针测试焊盘，这些焊盘作为自动测试设备（ATE）与堆叠DRAM之间的主接口（DA端口）。在HBM球栅阵列外围布置了更多测试电源探针焊盘和去耦电容。MBIST（内存内建自测试）和IEEE1500模块位于底部，采用RTL设计方法实现。
基础逻辑晶片的PHY通过硅中介层上的互连与主机SoC的PHY通信。中介层连接的高电阻和电容会导致高功耗和符号间干扰（ISI）。PHY通过缩短互连长度和减少电容负载（CIO）来最大化2.5DSiP的能效与速度优势。
C.HBM各代产品比较
HBM标准由JEDEC于2013年10月首次定义，此后HBM2已投入开发，而HBM3仍在讨论中。表1列出了各代产品的关键特性对比。HBM1提供约128GB/s带宽，堆叠4个2Gb核心晶片，每引脚数据速率为1Gbps，电源电压（VDDC、VDDQ、VPP）分别为1.2V、1.2V和2.5V，仅支持传统模式操作。HBM2带宽提升至256GB/s以上，支持堆叠2、4或8个核心晶片，并引入伪通道（Pseudo Channel）、隐式预充电操作和ECC存储等新功能。伪通道模式将每个128位通道拆分为两个独立的64位伪通道，共享AWORD但独立执行命令，从而优化命令带宽、降低延迟并提升有效数据带宽。HBM3的目标是大幅提升内存密度、带宽和能效，包括将核心晶片密度从8Gb翻倍至16Gb、支持4/8/12/16层堆叠、采用0.4VVDDQL以降低I/O功耗，以及实现比HBM2翻倍的峰值带宽。HBM1和HBM2的基础晶片已基于DRAM工艺成功开发，而HBM3可能需要结合高k金属栅极和低kIMD等逻辑工艺技术以满足更高速度和更低功耗需求。
表1.HBM各代产品关键特性对比
HBM封装结构与挑战
HBM封装由底部的基础晶片和顶部的多个核心DRAM晶片组成，通过数千个TSV和微凸块连接。核心晶片尺寸略小于基础晶片，四周用环氧树脂封装材料进行侧面包封。为改善基础晶片的散热，HBM堆叠体未采用顶部包封，顶层晶片直接暴露硅表面。图3展示了AMD提供的HBMKGSD示意图及搭载GPU和4个HBM堆叠体的2.5DSiP结构。
图3：（a）HBMKGSD示意图，（b）采用大型中介层的2.5DSiP（含4个HBM堆叠体）（来源：AMD）
从封装角度看，HBM面临四大挑战：封装可靠性、散热能力、最大允许封装尺寸与内存晶片微缩路径的协调，以及高通量芯片堆叠以降低制造成本。
A.封装可靠性
封装可靠性主要取决于3DIC封装中TSV芯片互连的微凸块焊点质量。热压键合（TCB）是堆叠多芯片的常用方法，但其快速键合过程可能导致焊点不良。键合时间不足会导致异常焊点，如未润湿、脆性金属间化合物（IMC）形成、凸块开裂、柱头焊点（HiP）等（图4）。这些问题不仅影响组装良率，还会在热循环或高温存储测试中引发长期可靠性风险。
图4. 3DIC封装微凸块焊点的主要失效模式：（a）凸块弹出，（b）凸块开裂，（c）底部填充剂残留，（d）错位
B.散热能力
由于SoC和HBM基础晶片产生的热量，上层核心晶片可能在运行时过热并导致DRAM单元受损。因此，HBM堆叠体的散热能力至关重要，需采用导热底部填充材料和散热凸块等设计以降低结温。此外，SoC与HBM堆叠体的厚度差异需通过热界面材料（TIM）和散热片设计进行补偿。
C.最大允许封装尺寸与内存晶片微缩
由于DRAM厂商难以就统一尺寸达成一致（尺寸直接影响制造成本），JEDEC无法标准化HBM封装尺寸。此外，随着工艺节点微缩，核心晶片尺寸将减小，侧面包封宽度的增加可能导致晶圆或芯片级翘曲变化。
D.高通量芯片堆叠
采用预涂底部填充剂的热压键合是薄芯片堆叠的常用方法，但其逐片堆叠方式导致生产效率低下。研究人员正在评估批量键合（垂直或水平方向）和模塑/毛细底部填充剂回流键合等新方法。堆叠层数和芯片尺寸是下一代堆叠技术的关键因素，直接影响封装质量、可靠性、良率和成本。HBM3需堆叠12-16层晶片，而封装总高度需控制在775μm以内，这对超薄晶片处理的设备质量和封装可靠性提出了更高要求。
另一挑战是将HBM与大型中介层和SoC整合为2.5DSiP。当前2.5DSiP结构多样（如芯片优先的COWOS、芯片后置COWOS、基于中介层的COCOS，以及采用嵌入式硅桥接芯片的EMIB），导致HBM需满足多种机械规格需求，而行业尚未统一相关标准。
HBM与2.5D测试
HBM的KGSD结构引入了许多测试挑战。晶圆级测试中，核心DRAM晶片沿用传统测试流程（晶圆级老化测试、冷热测试、修复），基础晶片测试涵盖IEEE1500测试、扫描测试和高速PHY测试。堆叠后的KGSD晶片未封装，需解决TSV测试、动态老化应力测试、翘曲处理和通过DA端口的速度测试等问题。需引入DFT方案以在KGSD晶圆级对DRAM单元施加动态应力，替代封装级老化。TSV开路/短路测试与修复方案对提升堆叠良率至关重要，而精确定位故障TSV的调试能力则是失效分析和改进的关键。
HBM的独特测试挑战在于无法直接接触数千个微凸块，所有测试需通过有限的DA端口完成。通过DA端口进行高效PHYI/O测试时，可利用微凸块的电容特性进行EXTESTTX/RX直流测试，或通过内部环回实现速测。KGSD切割后，光学检测步骤可筛选微凸块的结构缺陷（如缺失、错位或倾斜）。
HBM以KGSD形式交付后，需集成至2.5DSiP。其规格定义了用于测试和修复中介层互连及HBM单元的DFT功能，包括基于IEEE1500的EXTEST_TX/RX、DWORD/AWORD_MISR、MBIST等指令。相关测试方案已在HBM量产中得到验证。
结论
HBM是一种突破性的3D堆叠DRAM解决方案，为图形、HPC和网络等小尺寸应用提供高带宽、低功耗和大容量。TSV和堆叠技术使HBM能够通过数千个2Gbps的I/O实现256GB/s带宽。本文讨论了封装与测试的挑战及解决方案。随着HBM厂商、SoC代工厂、OSAT、IP供应商和EDA厂商共同推动2.5DSiP生态成熟，HBM将从高端图形和HPC应用扩展至主流计算和游戏领域。