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在过去十年中，为满足现代大容量存储和网络应用对输入/输出（I/O）带宽日益增长的需求，芯片间通信系统中电互连的数据速率已从1Gb/s大幅提升至25Gb/s，且仍在不断突破。为实现这一目标，集成多吉比特高速串行链路收发器的专用集成电路（ASIC）得到了广泛应用，其优势在于性能高、可靠性强、体积小、重量轻且功耗相对较低。OIF CEI-25G、CEI-28G和32G-FC等标准要求这些收发器在存在额外插入损耗、阻抗不连续、电源噪声和串扰的非理想信道中，以高速率稳定工作。在这些复杂的信号完整性挑战中，由SerDes引脚分布引发的PCB过孔串扰已成为产生高抖动的重要因素，并有潜力成为设计过程中的核心考量点。
要将这些高速信号从封装球栅阵列（BGA）球引至PCB，再进一步引至PCB下层，必须使用焊盘和过孔。因此，PCB中焊盘和过孔的布局也取决于封装球引脚分布的分配方式。尽管PCB过孔的长度通常短于PCB走线等水平互连结构，但由于其耦合效应难以控制，这种影响仍不可忽视。
与降低水平互连的耦合效应不同，减少PCB过孔间串扰的技术手段十分有限。由于BGA球间距固定，增大信号间距离的方案并不可行。因此，最常用的方法是在重要信号周围设置接地球，使PCB中信号周围也能形成屏蔽接地过孔。然而，实现完美屏蔽难度较大，且除了过孔-过孔耦合外，走线-过孔耦合和过孔-走线耦合对串扰性能的影响也至关重要。因此，设计并优化SerDes封装引脚分布，对于减轻PCB过孔串扰的影响至关重要。