数字集成电路设计期末复习指南

第一章：集成电路设计进展 ------ 复习指南

1.1 集成电路的基本概念

1.1.1 定义

集成电路（Integrated Circuit, IC）是采用半导体工艺，将晶体管、二极管、电阻、电容等元件及其布线制作在同一块半导体晶片（或介质基片）上，并封装在管壳内，形成具有特定功能的微型结构。

1.1.2 优点（选择题常客）

• 体积小、重量轻。

• 成本低（大规模生产的规模效应）。

• 可靠性高、性能好（互连线短，寄生参数小）。

• 功耗低。

1.2 发展历程与趋势

1.2.1 里程碑事件

• 1947年：贝尔实验室发明晶体管（肖克莱、巴丁、布拉顿）。

• 1958年：基尔比（Kilby）发明第一块集成电路。

• 1965年：摩尔提出摩尔定律。

1.2.2 摩尔定律 (Moore's Law)

• 内容：集成电路上可容纳的晶体管数目，约每隔 18 个月（或 24 个月）便会增加一倍，性能也将提升一倍。

• 意义：推动了 IC 从 SSI（小规模）到 VLSI（超大规模）再到 SoC（系统级芯片）的演进。

1.3 核心考点：集成电路设计方法（必考！）

1.3.1 自顶向下 (Top-down) 设计方法

这是现代数字 IC 设计的主流方法。

• 流程：系统定义->行为级描述 -> RTL级描述（Verilog/VHDL）-> 逻辑综合 ->物理实现。

• 优点：

  1. 设计周期短，支持复杂系统设计。

  2. 设计与工艺相对独立（通过综合工具映射）。

  3. 验证工作可以在设计早期进行（行为仿真）。

1.3.2 由底向上 (Bottom-up) 设计方法

• 流程：先设计基本逻辑单元（Cell）->组合成子系统-> 最终形成系统。

• 现状 ：目前通常用于全定制设计 或某些模拟电路设计中。

1.3.3 全定制 vs 半定制

比较维度	全定制 (Full-custom)	半定制 (Semi-custom)
设计粒度	晶体管级、版图几何图形级	逻辑门级、功能块级
性能/面积	最优（精雕细琢）	较优
设计周期	极长	较短
应用场景	CPU 核心、模拟/射频芯片	大多数 ASIC、SoC

1.4 层次化设计思想 (Hierarchical Design)

为了应对千万级甚至亿级晶体管的复杂性，设计必须在不同的抽象层次上进行：

1. 系统级 (System Level)：功能定义、性能指标。

2. 算法级 (Algorithmic Level)：数学模型、处理逻辑。

3. 寄存器传输级 (RTL)：Verilog 编写的核心层次（重点）。

4. 逻辑级 (Logic Level)：逻辑门及其连接关系。

5. 电路级 (Circuit Level)：晶体管原理图。

6. 物理级 (Physical/Layout Level)：掩模版图。

1.5 练习题（自测用）

1. 简答题：描述 Top-down 设计流程的核心步骤。

2. 填空题：CMOS 集成电路中，静态功耗主要由____引起。（答案：漏电流）

3. 判断题：摩尔定律是一个物理定律，永远不会失效。（答案：错，它是一个观测规律，目前面临物理极限挑战）

老师寄语 ：第一章侧重于概念。考试中，关于 Top-down 流程图 以及 全定制与半定制的区别 出现频率极高，请务必背熟。

第二章：集成电路制造工艺与版图设计 ------ 深度复习指南

2.1 集成电路制造基础

2.1.1 硅工艺（Si-Process）

• 地位：硅是目前超大规模集成电路（VLSI）生产中最核心的半导体材料，主要以单晶硅圆片（Wafer）形式存在。

• 分类：

  • 双极（Bipolar）：速度快，但功耗大。

  • MOS（金属-氧化物-半导体） ：目前主流。分为 NMOS、PMOS 和 CMOS。

  • BiMOS：结合了双极和 MOS 的优点。

2.1.2 CMOS 的物理本质（常考点）

• 互补特性：CMOS 由 PMOS（空穴导电）和 NMOS（电子导电）成对组成。

• 结构要求 ：在同一个 P 型衬底上，为了制造 PMOS，必须先通过工艺挖出一个 N 阱（N-Well）。

  • NMOS：直接做在 P 型衬底上，源漏是 N+ 扩散区。

  • PMOS：做在 N 阱里，源漏是 P+ 扩散区。

2.2 集成电路制造工艺流程

制造芯片就像盖楼，需要一层层"堆叠"：

1. 氧化（Oxidation）：在硅片表面生长一层二氧化硅（SiO2），作为绝缘层或栅介质。

2. 掺杂（Doping）：改变半导体的导电特性。方法包括：

   • 热扩散：高温下杂质进入。

   • 离子注入：高能离子直接打入，定位更精确（目前主流）。

3. 光刻（Photolithography） ：最核心步骤。通过掩模版（Mask）将电路图形转移到感光胶上。

4. 刻蚀（Etching）：将没有感光胶保护的部分腐蚀掉，留下电路图形。

2.3 版图设计原则（高频填空/简答考点）

版图设计必须遵守设计规则（Design Rules），否则芯片无法成功制造。以下是课件中总结的 14 条黄金准则 的精华版：

1. 连线材料选择：

   • 扩散区 ：电阻和电容极大，绝对禁止在扩散区长距离布线。

   • 多晶硅（Polysilicon） ：电阻也较高，仅适用于单元内的极短连接（主要是栅极连接）。

   • 金属（Metal）：首选布线材料。

2. 金属层分层策略：

   • 下层金属（Metal 1）：窄而薄，用于单元内部的逻辑连接。

   • 上层金属（高层） ：宽而厚，适用于全局互连、时钟树、电源（VDD）和地线（GND）网络。

3. 布局优化：

   • 为了减少面积，应尽量使晶体管之间的扩散区共享，减少连接数目。

   • 通常将 N 扩散区靠近 GND，P 扩散区靠近 VDD。

4. 衬底/阱接触：

   • 为了防止闩锁效应（Latch-up），必须在每个单元内放置足够的阱接触和衬底接触，确保电位稳定。

2.4 核心考点：闩锁效应（Latch-up）

• 定义：在 CMOS 电路中，由于寄生的 PNP 和 NPN 三极管相互耦合，形成一个类似可控硅（SCR）的结构。

• 后果：一旦触发，会在电源和地之间产生大电流，导致芯片逻辑功能失效甚至永久烧毁。

• 预防措施：增加衬底接触和阱接触的密度，降低寄生电阻；使用保护环（Guard Rings）。

2.5 练习与自测

1. 识图题：在 CMOS 剖面图中，标出栅极（Gate）、源极（Source）、漏极（Drain）以及 N 阱。

2. 分析题：为什么全局时钟信号一定要走顶层厚金属？（答案：厚金属电阻小，能减小时钟延迟和抖动）。

3. 填空题：CMOS 工艺中，光刻的作用是____。（答案：电路图形的转移）。

老师寄语 ：这一章的复习不要死记硬背，要脑补"切蛋糕"的过程。记住：金属走线越宽越厚越快，扩散区只能当开关不能当路。

第三章：数字集成电路设计描述与仿真 ------ 深度复习指南

3.1 数字集成电路的设计描述

数字集成电路的设计本质上是两项任务的循环：

1. 描述：根据功能需求，用硬件描述语言（HDL）勾勒出电路结构。

2. 仿真：通过模拟信号输入，验证电路是否按照预期运行。

3.1.1 核心思想：层次化设计 (Hierarchical Design)

面对千万级晶体管的系统，我们采用"化整为零"的策略：

• 概念：将复杂系统依次分解为功能简单的子模块，直到每个模块的复杂性降到可控范围内。

• 设计域 ：每一层设计通常都可以在**行为域（做什么）或结构域（怎么构成的）**中进行描述。

3.1.2 硬件设计的六个抽象层次（必考顺序）

从宏观到微观，复习时请务必记住这个阶梯：

1. 系统层 (System)：定义功能规格和电学参数（如：这是一个视频处理芯片）。

2. 算法层 (Algorithmic)：设计具体的数学模型和处理逻辑。

3. 寄存器传输层 (RTL)：这是设计的核心层！用 Verilog 代码抽象地描述数据在寄存器之间的流动。

4. 逻辑层 (Logic)：将 RTL 代码转换为具体的逻辑门（AND/OR/NOT）连接。

5. 电路层 (Circuit)：将门电路细化为晶体管、电阻、电容等电子元器件。

6. 物理层 (Physical)：最终的版图图形。

3.2 仿真验证 (Simulation)

仿真是在芯片投产前发现错误的唯一手段。

3.2.1 仿真的分类（核心区分点）

• 行为仿真 (Behavioral Simulation)：

  • 又称"前仿真"或"功能仿真"。

  • 特点：不考虑电路的物理延时，只验证逻辑功能是否正确。

• 时序仿真 (Timing Simulation)：

  • 又称"后仿真"。

  • 特点：考虑了逻辑门延时和布线延时，验证在真实环境下电路是否能跑在预定频率。

3.2.2 仿真工具对比

课件中提到了两款主流工业软件：

• ModelSim：

  • 特点：交互性强，支持 Tcl 脚本自动化。

  • 场景：广泛用于 FPGA 开发和中小型 ASIC 设计的功能/时序验证。

• VCS (Verilog Compiler Simulator)：

  • 特点：Synopsys 公司的王牌，高性能、编译型仿真。

  • 场景：适合大规模芯片（如 CPU、SoC）的门级仿真，通常与 Verdi 配合进行可视化调试。

3.3 Verilog 代码规范（实验与理论结合）

在描述电路时，必须时刻区分"你是要做组合逻辑还是时序逻辑"：

1. 组合逻辑 (Combinational)：

   • 使用 always @(*)。

   • 使用 阻塞赋值 (=)。

   • 特点：输出随输入立即变化。

2. 时序逻辑 (Sequential)：

   • 使用 always @(posedge clk)。

   • 使用 非阻塞赋值 (<=)。

   • 特点：输出只在时钟边沿更新。

3.4 练习与自测

1. 简答题：简述"自顶向下"设计流程中，RTL 层的作用。

   • 提示：RTL 层是连接算法与门级逻辑的桥梁，通过代码描述硬件行为。

2. 选择题：在验证电路逻辑功能是否实现，而不关心信号延迟时，应该进行哪种仿真？

   • 答案：行为仿真（前仿真）。

3. 填空题：层次化设计的目的是为了解决数字系统设计中的____。（答案：复杂性问题）。

老师寄语 ：第三章的复习要结合你的实验报告看。想想你在 Vivado 里点击 Run Simulation 时，你其实是在做行为仿真。理解了层次化设计，你就理解了为什么我们要先写子模块再写 Top 顶层模块。

第四章：数字集成电路设计综合 ------ 深度复习指南

4.1 综合的基本概念 (Synthesis Overview)

4.1.1 什么是综合？

定义：综合是将硬件描述语言（HDL）描述的 RTL 级设计，转化为特定目标工艺库下的**门级网表（Gate-level Netlist）**的过程。它是将"想法"转化为"实体"的关键桥梁。

• 输入三要素：

  1. RTL 代码：Verilog/VHDL 描述的逻辑功能。

  2. 目标工艺库 (Standard Cell Library)：包含具体的与门、或门、寄存器等基本单元的物理、时序和面积参数。

  3. 约束条件 (Constraints)：用户定义的时序指标（如时钟频率）、面积预算和功耗要求。

• 输出：连接好的门电路图（网表），可供后续的版图设计使用。

4.1.2 综合的发展阶段

1. 早期 (60-70s)：逻辑综合与版图综合，主要处理简单的门逻辑。

2. 高层次综合 (HLS)：将算法级描述（类似 C/C++）转化为 RTL 级结构。其核心在于根据性能指标选择最优的硬件方案。

3. 当前 (SoC 时代)：实现软硬件一体化描述与综合，强调 IP 核的复用与系统级优化。

4.2 综合的核心流程：三部曲深度解析

这是考试中最为经典的简答题考点，必须深入理解每个步骤的物理意义：

1. 转化 (Translate)：将 RTL 代码解析并转化为 EDA 工具内部的一种"独立于工艺的中间格式"。

2. 优化 (Optimize)：根据用户约束对中间逻辑进行布尔化简、公用项提取或逻辑重组，以节省面积或功耗。

3. 映射 (Map) ：将优化后的理想逻辑结构，映射到选定的目标工艺库 中真实存在的物理单元上（如 AND2X1）。

4.3 综合中的 Verilog 编码规范与硬件映射

4.3.1 无法综合的语法（考试陷阱）

• initial 块 ：硬件上电状态不确定，必须依靠 Reset 信号。

• # 时间延迟：综合工具直接忽略，物理延时由工艺决定。

• fork-join：无法直接映射到并行硬件。

4.3.2 逻辑映射与优先级

• if-else 结构 ：具有先后顺序，综合出具有优先级逻辑的选择电路，延时较大。

• case 语句：通常综合为并行的多路选择器（MUX），效率更高。建议条件互斥。

4.4 综合策略：面积与速度的权衡 (Trade-off)

• 资源共享 (Resource Sharing)：不同时间共享算术单元，省面积但增加多路选择器开销。

• 关键路径优化：通过逻辑复制缩短延时最长的路径，提速但增加面积。

第五章：数字集成电路测试与可测试性设计 ------ 深度复习指南

5.1 集成电路测试概述

5.1.1 为什么要测试？

在制造过程中，由于粉尘、工艺波动或材料缺陷，芯片可能产生物理损坏。测试的目的就是通过自动测试设备 (ATE) 剔除这些坏片。

5.1.2 核心指标：故障覆盖率 (Fault Coverage)

• 定义：检测到的故障数占总故障数的比例。

• 目标：在尽可能低的成本下，获得理想的故障覆盖率。

5.2 数字电路故障模型 (Fault Models)

物理缺陷极其复杂，工程师将其简化为数学模型。最常用的是 固定故障模型 (Stuck-at Fault)：

1. 固定为0 (SA0)：信号线始终保持低电平，无论输入如何。

2. 固定为1 (SA1)：信号线始终保持高电平。

• 考点：给定一个简单的逻辑门（如与门），如何通过测试矢量检测出特定管脚的 SA0 或 SA1 故障？

5.3 可测试性设计 (DFT)

为了提高测试效率，在设计阶段就加入专门用于测试的电路。

5.3.1 扫描路径设计 (Scan Design)

• 原理 ：将电路中所有的普通触发器（D-FF）替换为带选择器的扫描触发器 (Scan-FF)，并串联成一条"扫描链"。

• 优点 ：大大提高了电路内部节点的可观察性 （看得到结果）和可控性（能输入初值），将复杂的时序电路测试转化为简单的组合逻辑测试。

5.3.2 内建自测试 (BIST, Built-in Self-Test)

• 原理：在芯片内嵌入测试图形生成器（PRPG）和响应分析器（MISR）。

• 应用 ：最常用于 存储器测试 (MBIST)，因为存储器单元极多且结构规则。

5.4 自动测试设备 (ATE)

• 操作：ATE 像一个"黑盒"操作器，送出测试矢量并接收 CUT（被测电路）的响应，对比结果决定芯片好坏。

🎓 全课终极复习自测

1. 综合流程：请写出综合的三个核心步骤。（答案：转化、优化、映射）

2. Verilog 规范：为什么组合逻辑中不补全分支会产生 Latch？（答案：因为隐含了"保持原值"的存储需求）

3. DFT：简述 BIST 的基本组成部分。（答案：测试矢量产生器、响应分析器、测试控制器）

4. 故障模型：一个两输入与门，若输入 A 固定为 SA1，当 B=0 时，输出是什么？当 B=1 时，输出是什么？（答案：输出始终跟随 B）

老师寄语 ：恭喜你完成了整本书的复习！从第一章的宏观概念，到实验课的 Verilog 编写，再到最后的物理实现与测试，你已经建立了一个完整的 IC 设计知识体系。考试时注意看清阻塞与非阻塞赋值 ，看清CMOS 剖面图的层级，祝你高分通过！