PCIe 时钟架构介绍
PCIe (Peripheral Component Interconnect Express) 总线的高速数据传输依赖于精确且稳定的时钟系统。随着 PCIe 协议从 Gen 1 发展到 Gen 6/7，数据传输速率成倍增加，对时钟信号的质量、抖动和架构提出了更高的要求。
以下是关于 PCIe 时钟的详细介绍，涵盖基础频率、架构模式、信号标准及抖动要求。
1. 基础时钟频率
在大多数 PCIe 应用中，参考时钟的基准频率为 100 MHz。
- 倍频机制：PCIe 链路两端的物理层使用 PLL（锁相环）将 100 MHz 的参考时钟倍频，产生高频串行数据信号。
- 速率对应 ：
- Gen 1: 2.5 GT/s
- Gen 2: 5.0 GT/s
- Gen 3: 8.0 GT/s
- Gen 4: 16.0 GT/s
- Gen 5: 32.0 GT/s
- Gen 6: 64.0 GT/s (PAM4 编码)
尽管数据速率极高，但参考时钟始终保持在 100 MHz（部分特殊嵌入式应用可能使用其他频率，但 100 MHz 是标准）。
2. 时钟架构模式
PCIe 协议支持多种时钟架构，决定了发送端和接收端如何同步。这是系统设计中最关键的部分。
2.1 公共时钟架构
这是最常见、兼容性最好的架构。
- 原理：发送端和接收端共享同一个时钟源。时钟信号从主板上的晶振或时钟发生器分别布线送到 Root Complex (RC, 主机端) 和 Endpoint (EP, 设备端)。
- 优势：由于两端使用同源时钟，时钟偏差可以被接收端的 CDR (时钟数据恢复电路) 很好地追踪和抵消。这大大降低了对时钟源本身抖动的要求。
- 应用：绝大多数台式机、服务器主板。
2.2 独立时钟架构
- 原理：RC 和 EP 各自拥有独立的时钟源（例如各自板载一个晶振）。
- 挑战：两个时钟源之间必然存在频率偏差和相位漂移。PCIe 协议通过在数据流中插入或删除 SKP (Skip) 有序集来补偿这种频率差异。
- 应用：常见于由于物理距离限制无法拉等长时钟线的场景，或者某些嵌入式系统。
2.3 扩展独立时钟架构 / SRIS (Separate Reference Independent Spread)
- 背景：随着 SSD 和移动设备的发展，为了节省成本和布线空间，SRIS 架构被引入。
- 特点：允许 RC 和 EP 使用独立的时钟源，并且支持独立扩频。这在 PCIe 3.0/4.0 规范中得到了完善支持。
- 应用：M.2 SSD、笔记本电脑等紧凑型设备。
2.4 数据时钟架构
- 原理：接收端不依赖外部参考时钟，而是完全通过 CDR 从输入的数据流中恢复出时钟。
- 应用：主要用于 PCIe Gen 1 和 Gen 2。在 Gen 3 及以上版本中，由于数据速率极高，仅靠数据恢复时钟难以满足抖动容限要求，通常仍需要参考时钟辅助。
3. 信号电平标准
PCIe 参考时钟通常采用差分信号传输，以抵抗共模噪声。常见的电平标准有：
3.1 HCSL (High-Speed Current Steering Logic)
- 特点：这是 PCIe 最传统的时钟标准。电流模逻辑，输出阻抗较高，通常需要外部端接电阻（50Ω 到地）。
- 优势：驱动能力强，适合长距离走线，噪声抑制能力好。
- 缺点：功耗相对较高，静态电流大。
3.2 LP-HCSL (Low Power HCSL)
- 特点：随着节能需求出现，LP-HCSL 减少了驱动电流。
- 应用：广泛用于 Intel 平台的主板设计中。
3.3 LVDS (Low Voltage Differential Signaling)
- 特点：电压模驱动，摆幅较小（约 350mV），功耗低。
- 应用：部分时钟发生器芯片支持 LVDS 输出，但在纯 PCIe 应用中不如 HCSL 普遍，常用于多路复用时钟芯片。
4. 扩频时钟
为了通过 EMC (电磁兼容) 测试，PCIe 时钟通常需要开启扩频功能。
- 原理：将时钟频率在一个中心频率附近进行低速率调制（通常为 30kHz 左右的三角波调制），将能量分散到一个频带上，降低峰值辐射。
- 扩频幅度 ：通常为 -0.5% (Down Spread)。即中心频率向下偏移 0.5%。
- 注意 ：
- 在 Common Clock 架构下，时钟源发出的 SSC 信号同时到达 RC 和 EP，两端同步调制，接收端能正常工作。
- 在 SRIS 架构下，两端独立扩频，接收端必须处理两个不同步的扩频信号带来的额外频偏。
5. 抖动 与相位噪声
随着 PCIe 代数的提升，时钟的抖动预算急剧收紧。参考时钟的抖动会直接叠加到发送端和接收端的抖动预算中。
关键指标：
- 相位噪声：通常关注 10kHz 到 10MHz 甚至更高频偏处的噪声能量。
- RMS Jitter (均方根抖动) ：积分相位噪声得到的数值。
- Gen 3 对参考时钟的典型要求约为 1ps RMS 左右。
- Gen 4/Gen 5 对参考时钟的要求通常低于 100fs - 200fs RMS（具体取决于系统架构）。
时钟发生器的选择：
- 晶振：抖动性能最好，适合高端服务器、Gen 5/6 应用。
- 时钟发生器：通常由晶振输入，经过 PLL 分频/倍频输出多路时钟。需选择低相位噪声 PLL 芯片。
- 扩频发生器：用于产生带 SSC 的时钟。
6. 硬件设计布局指南
在 PCB 设计中，PCIe 时钟走线属于关键信号：
- 差分走线：必须严格等长、等距、紧耦合，控制差分阻抗（通常为 100Ω）。
- 隔离：远离高速串行信号和高噪声电源，防止串扰引入抖动。
- 端接：根据芯片要求选择正确的端接方式（如 HCSL 需在接收端或源端加 50Ω 电阻到地）。
- 交流耦合：通常在时钟线上串联电容（如 100nF），用于隔直，防止共模电压不匹配损坏芯片。
总结
| 特性 | 描述 |
|---|---|
| 标准频率 | 100 MHz |
| 主要架构 | Common Clock (最常用), SRIS (移动端/SSD常用) |
| 信号电平 | HCSL (传统), LP-HCSL (低功耗), LVDS |
| EMC 优化 | SSC (扩频时钟，通常 -0.5% Down Spread) |
| 核心挑战 | 随着 Gen 速率提升，相位噪声和抖动控制成为设计核心难点。 |
在设计 PCIe 系统时，必须首先确认系统采用的时钟架构，并据此选择满足相应抖动指标的时钟芯片和振荡器。