【芯片测试】：SmarTest 8 Hardware Overview

V93000 SmarTest 8 硬件体系架构解析

摘要：本文系统梳理 V93000 SOC 测试平台的硬件架构、卡类型、供电系统及仪器抽象层设计，旨在为从事半导体测试领域的工程师提供结构化的技术参考。

平台架构总览
[Smart Scale 平台](#Smart Scale 平台)
[EXA Scale 平台](#EXA Scale 平台)
[SOC 家族 Test Head 结构](#SOC 家族 Test Head 结构)
[数字卡：Pin Scale 1600 与 Pin Scale 5000](#数字卡：Pin Scale 1600 与 Pin Scale 5000)
[DPS 供电卡](#DPS 供电卡)
[仪器抽象层（Instrument Layer）](#仪器抽象层（Instrument Layer）)
总结

1. 平台架构总览

V93000 是 Advantest 面向 SOC（System-on-Chip）测试场景推出的可扩展自动测试设备（ATE）平台，运行软件版本为 SmarTest 8。整个平台划分为两条产品线：

产品线	定位	代表机型
Smart Scale	传统多级可扩展架构	V93000-A / C / S / L
EXA Scale	新一代通用槽位架构	V93000-CX / SX / LX

两条产品线共享相同的 DUT 接口（Load Board）设计标准，并兼容 Direct-Probe™ 技术，保证了测试资产在不同平台间的可移植性。

2. Smart Scale 平台

2.1 机型分级

Smart Scale 平台按测试应用复杂度由低到高，划分为四个等级：

机型	Card Cages	槽位数	典型应用
V93000-A	1	8	Digital Probe、Engineering、Lab、Consumer Mixed Signal、MCU、Sensors
V93000-C	2	16	Transceiver、STB/DTV、RF Connectivity、MCU
V93000-S	4	32	GPU/MPU、Single Chip Phone、Integrated BB SOC
V93000-L	8	64	Massive Parallel SOC Test

扩展轴为 Digital、Mixed Signal、DPS、RF 四类资源的数量与组合方式。

2.2 Smart Scale 物理组成

一台 Smart Scale 测试机由以下主要部件构成：

Workstation with CIC Card：承载主控软件，通过 CIC（Card Interface Controller）卡与 Test Head 通信。
Test Head：包含 Master Clock Board、Wiring Board，以及依据 DUT 需求灵活配置的各类测试卡槽。
Support Rack：提供压缩空气（Compressed Air）及主电源（Main Power Supply）。
Manipulator：机械臂，用于 Test Head 与 Handler/Prober 的对接。
Water Cooling：为高功耗卡（如 PS5000、XPS256）提供液冷散热。

2.3 Smart Scale 可用卡类型

类别	型号	关键规格
数字卡	Pin Scale 1600/B	128 pins @ 1.6Gbps，Universal Pin
数字卡	Pin Scale 9G	64 pins @ >8Gbps，PHY Test
数字卡	Pin Scale SL	32 pins / 8 diff lanes @ 16Gbps，Native Protocol（PCIe 等）
供电卡	DC Scale UHC4T	高电流 DPS
供电卡	DC Scale DPS128/DPS64	通用 DPS（4 种型号）
模拟仪器卡	Wave Scale MX	最多 16 路 AWG/Digitizer 模块，64 路 PMU
RF 卡	Wave Scale RF	最多 32 路 RF 端口，200 MHz 带宽，4 路独立 AWG/DGT
时钟卡	Pure Clock	200 MHz，4 路差分 / 8 路单端
精密源卡	Wave Scale Precision Source	3 路独立精密电压输出

3. EXA Scale 平台

3.1 架构特点

EXA Scale 是在保持 V93000 单一可扩展平台兼容性的前提下，对基础设施进行的全面升级：

增强基础设施：

Xtreme Link：单 Card Cage 数据带宽最高达 3.2 GB/s（25.6 Gb/s）
未来兼容电源系统，支持全槽位灵活分配
Utility Card 扩展供电范围：-15V 至 +48V

降低拥有成本（Lower Cost of Ownership）：

零占地面积（Zero Footprint Design）
简化校准流程，每次运行最多节省 2 小时
无需校准机器人（No Calibration Robot）

兼容性：

DUT 接口 / Load Board 与 Smart Scale 保持兼容
支持完整的 Smart Scale 仪器卡阵列
无缝升级路径至更大 Load Board

3.2 EXA Scale 机型分级

机型	Card Cages	槽位数（Universal Slots）
V93000-CX	1	9
V93000-SX	2	18
V93000-LX	3	27

注意：EXA Scale 采用"Universal Slot"概念，任意槽位均可安装任意类型卡，与 Smart Scale 的固定槽位分配方式不同，灵活性大幅提升。

3.3 EXA Scale 新增卡类型

类别	型号	关键规格
数字卡	Pin Scale 5000	256 pins @ 5000Mbps，3.5GVec/pin 扫描存储，±80V 内置保护
供电卡	DC Scale XPS256	256 × 1A，无限 Ganging，精度 ±150µV
供电卡	DC Scale FVI16	浮地高功率 VI
供电卡	DC Scale AVI64	通用模拟 VI
供电卡	Power MUX	"Sea of Switches" 开关阵列
RF 卡	Wave Scale RF 6/8	6/8 GHz，最多 32 路，200 MHz 带宽，4 路独立子系统
RF 卡	Wave Scale RF18	5.85 GHz ~ 18 GHz，最高 2 GHz 带宽
RF 卡	Wave Scale Millimeter	24~44 GHz / 57~70 GHz，导通及 OTA 测试
高速数字	MultiLane	最多 32 lanes，8 lanes @ 112Gbps PAM4，50 GHz 带宽示波器

4. SOC 家族 Test Head 结构

4.1 Smart Scale 槽位分配规则

每个 Card Cage 含 8 个 I/O Slot 以及独立的 DPS Slot 和 Clock Board Slot。以 C-Class（2 个 Cage，16 Slots）为例：

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Cage 2：Clock Board | Slot 1~8 | DPS Slot（DCDC A~D）
Cage 1：Clock Board | Slot 1~8 | DPS Slot（DCDC A~D）

Slot 编号采用三位数格式：百位表示 Cage 编号，十位+个位表示槽位序号 ，例如 101 表示 Cage 1 的第 1 槽。

4.2 EXA Scale 槽位分配规则

EXA Scale 采用顶视图（Top View）布局，Cable Outlet Side 朝向统一：

CX：单 Cage，9 Universal Slots
SX：双 Cage 纵向排列，每 Cage 9 Slots，共 18 Slots
LX：三 Cage 横向排列，每 Cage 9 Slots，共 27 Slots

5. 数字卡：Pin Scale 1600 与 Pin Scale 5000

5.1 Pin Scale 1600（PS1600）

PS1600 是 Smart Scale 平台的主力数字卡，核心技术规格如下：

参数	规格
引脚数	128 数字引脚 / 卡
最高数据速率	0 ~ 1600 Mbps
时序精度（OTA/EPA）	±200/100 ps（系统），±160/80 ps（板级）
向量存储（标准）	16 MByte / pin
向量存储（最大）	112 MByte / pin（可选）
Driver 电压范围	-1.5 V ~ +6.5 V
Active Load	≤25 mA
Pin PMU 电压范围	-2.0 V ~ +6.50 V
Pin PMU 电流范围	±40 mA（±65 mA 含 Active Load）
Board ADC 范围	-3.0 V ~ +8.0 V（每 16 pin 共享一个 ADC）

主要功能模块：

Clock Domain per Pin：每引脚独立时钟域，支持单端与差分信号
Pin PMU：Sequencer 控制，支持 Force V/Meas I 与 Force I/Meas V 模式
Board ADC（BADC）：每 16 pin 共享，高阻抗精确电压测量，支持 Sequencer 控制
Time Measurement Unit（TMU）：每 pin 独立，支持时间参数测量
AWG / DGT：任意波形生成与数字化采集能力
SmartLoop™ per Pin：片上环回能力
PRBS per Pin：伪随机码生成
Protocol Engine per Pin：支持 Tracking 与 Payload Detection

5.1.1 向量存储架构（Unified Memory Mode）

PS1600 采用统一存储模式，Sequencer 指令与向量数据共享同一物理存储空间：

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1 Word = 64 bits
- 向量模式：8 bits/vector，8 vectors/word
- 顺序器模式：1 sequencer-instruction/word

可授权存储步进：16 MB（标准）→ 32 MB → 64 MB → 112 MB

5.1.2 Board ADC 测量机制

BADC 采用并行建立、时序转换的测量策略：

所有 16 路 Pin PMU 同步进入建立时间（Settling Time）
建立完成后，ADC 对各 PMU 依次进行快速多路模拟转换（Fast Multiplexed AD Conversion）

此机制在保证并行化效率的同时，共用单一高精度 ADC 资源，降低了硬件成本。

5.1.3 Pogo 连接器与 DUT 接口

PS1600 卡通过 Standard Density Cable 连接至 DUT Board：

每卡配备 8 个 Pogo 连接器（Block A ~ H）
每个 Pogo Block 包含 16 个信号通道
整卡合计 8 × 16 = 128 个通道

Pogo Block 引脚排布（每 Block 4 列 × 17 行）：

奇数行：GS（Ground Sense）+ 信号（A_n）+ GND + PS（Power Sense）
偶数行：PS + GND + 信号（A_n）+ GS

5.2 Pin Scale 5000（PS5000）

PS5000 是面向 EXA Scale 平台的下一代数字卡，在 PS1600 基础上全面升级：

5.2.1 与 PS1600 的对比

参数	PS1600（Smart Scale）	PS5000（EXA Scale）	提升倍数
引脚密度	128 channels	256 channels	2×
向量存储	224 MB/pin	448 MB/pin	2×
数据速率	1600 Mbit/s	5000 Mbit/s	3×
TMU 模式	Dual-shot tr/tf	Single-shot tr/tf	升级
BADC 精度	±1 mV	±0.5 mV	2×
BADC 分辨率	16 bit	20 bit	升级
CentralDAC	20 bit	20 bit	持平
Pin PMU 电流	40 mA	60/120 mA（含 Ganging）	升级
高压保护	有限保护	±80V 内置保护	升级

5.2.2 向量存储扩展技术

PS5000 引入 Xtreme Pooling™ 技术，实现超大规模扫描存储：

存储模式	等效容量
标准（单 pin）	3.5 GVec / pin
Pooling + Fan-out（8 pins）	28 GVec / 8 pins
Xtreme Pooling™（1 pin 等效）	896 GVec / pin

5.2.3 物理结构

PS5000 采用模块化设计：

Water Cooling 接口：液冷散热，支撑高功率运行
Front Plane Connector：前面板信号连接
Pogo Cable Connector：至 DUT Board 的 Pogo 线缆接口
Back Plane Connectors：背板通信接口
Modules：卡内功能模块（支持 InstaCard & InstaPin 授权模式）

6. DPS 供电卡

6.1 DC Scale DPS128 系列

DPS128 系列面向大规模多 Site 测试场景，提供四种型号：

型号	特点
DPS128HC	高电流，128 通道
DPS64HC	高电流，64 通道
DPS128HV	高电压（-6V / +15V），128 通道
DPS128HC/HV	混合高电流 / 高电压，128 通道

通用关键特性：

128 通道 / 卡（HC 型号）；可安装于任意 I/O Slot
同卡 Ganging：按需将任意数量通道并联
同步触发（Synchronous Triggering）
波形生成：200 ksps；波形采样：90 ksps；采样存储：28 MB
Slew Rate 控制与波形轮廓（Profiling）

目标应用：MCU、eFlash、Mobile、Sensor 等需要大量 DPS 通道的场景。

6.1.1 DPS128 仪器视图要点

从 Hardware View 可见，DPS128-HC 的 dcVI 仪器包含以下关键节点：

Force 侧：DAC 输出电压 → 电流钳位（Source/Sink）→ Voltage Limiter → Kelvin 连接（P/PS 双线）
Measure 侧：Mux 选择 → 差分放大（Diff V）→ ADC 读回
连接模式：Standard / loz（低阻抗）可切换，支持 Kelvin 四线制测量

6.1.2 DPS128 Pogo 线缆（E8023PA，8 IO-Pogo Blocks）

标准 Pogo 连接器组件包含 8 条线缆腿，每条 16 通道：

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Block A ~ H，每 Block 16 通道
引脚分配（每 Row 4 列）：
  列 a: GS（Ground Sense）
  列 b: P（Power Force）
  列 c: GND
  列 d: PS（Power Sense）

Kelvin 四线制：Power（P）+ Power Sense（PS）+ GND + Ground Sense（GS）分别走独立导线，消除线缆压降误差。

6.2 DC Scale XPS256

XPS256 是 EXA Scale 平台的旗舰供电卡，定位为通用 DPS（Universal DPS Pin），覆盖全部半导体测试应用场景。

6.2.1 核心规格

特性	规格
通道数	256 × 1A
Ganging 能力	无限制，无性能损失
最大聚合电流	>> 1000A（多卡 Ganging）
精度	±150 µV
负载瞬变响应（Droop）	< 40 mV（任意负载阶跃，与 Ganging 数无关）
高压保护响应	< 1 µs（硬件 Clamp）

6.2.2 应用覆盖

原有方案	应用场景	XPS256 替代优势
UHC4T	HPC/AI 高核心电流（>1000A）	256×1A，无限 Ganging
DPS64	Mobile/BB 多电源域，中等电流	4× 功率与密度
DPS128HC	PMIC/MCU，高多 Site，低电流	2× 密度，256A/卡
DPS128HV	IoT/Analog，高多 Site，高电压	2× 密度，灵活高压

6.2.3 硬件架构

XPS256 内部由 8 个 32 通道模块（32-Channel Module） 构成，共 256 通道：

每个 32-Channel Module 分为 2 块逻辑板（Logical Board），每块逻辑板包含：

1× Test Processor ASIC（主控）
1× FPGA（数字逻辑与校准）
16× Front End ASIC（模拟前端）

每个 Front End ASIC 通道内部：

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DAC → Filter → Power Stage → Current Meas Unit → Kelvin Test
                ↓                    ↓
              ADC ← Filter        Voltage Meas Unit ← ADC
                          ↓
               ALARM / DIAG / Temp Sensor / Other Switches

DCDC 模块提供 32 路可编程正轨（Pos Rail）与 2 路公共负轨（Neg Rail），通过 Xtreme Link 高速总线与系统主控通信。

6.3 DPS 线缆类型对比

线缆类型	通道数 / 组	接地线数	特点
Standard Density（PA）	16 ch / Block	标准	DPS128 通用线缆
HD Pogo	16 ch / Block	标准	兼容 DPS128 PA 线缆；可适配 VHD Board（仅 a/b/c/d 列有效）
VHD Pogo	32 ch / 组（2× Logical Board）	18 路独立接地	新型超高密度线缆；需 VHD 专用 DUT Board，或 HD Board 补充焊盘

7. 仪器抽象层（Instrument Layer）

7.1 核心概念

SmarTest 8 引入**仪器（Instrument）**作为硬件抽象层：

An instrument represents a unified interface to allow to program the same way different test head cards that provide the same core functionality.

用户通过统一的仪器接口编程，底层由 Abstraction Layer 映射至实际物理硬件资源，屏蔽了不同卡之间的硬件差异。

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用户层（Test Program）
       ↓ 统一接口（e.g., dcVI）
  Abstraction Layer
       ↓ 硬件映射
┌─────────────────────────────────┐
│ Pin Scale 1600（PMU/BADC）      │
│ DC Scale DPS128                  │
│ Wave Scale MX（PMU）             │
│ Pin Scale 5000                   │
│ XPS256                           │
└─────────────────────────────────┘

7.2 仪器类型与硬件卡映射关系

仪器类型	功能描述	支持的硬件卡
dcVI	DC 电压/电流 Force & Measure	PS1600, PS5000, DPS128, DPS64, AVI64, UHC4T, WSMX, XPS256
digInOut	数字信号驱动与采集	PS1600, PS5000, PS 9G, PS SL, AVI64
clock	时钟信号生成	PS1600, PS5000, PS 9G, PS SL, RF Pure Clock
rfMeas	RF 信号测量	Wave Scale RF（WSRF）
rfStim	RF 信号激励	Wave Scale RF（WSRF）
awg	任意波形生成	PS1600, AVI64, Wave Scale MX（WSMX）
rfVna	RF 矢量网络分析	Wave Scale RF（WSRF）
digitizer	模拟信号数字化采集	AVI64, Wave Scale MX（WSMX）
utility	辅助功能	PS1600, Wiring Board
Loopback	信号环回	PS 9G

注意：PS5000 支持 dcVI、digInOut、clock 三类仪器，与 PS1600 保持软件兼容，XPS256 仅支持 dcVI 仪器接口。

8. 总结

V93000 平台硬件体系的核心设计思想体现在以下几个维度：

可扩展性（Scalability）：通过 Card Cage 数量（A: 1 → L: 8；CX: 1 → LX: 3）和槽位类型的灵活组合，覆盖从工程样品验证到大规模量产测试的全部场景。

代际演进（Generation Evolution）：EXA Scale 在保持 DUT 接口兼容性的前提下，以 Xtreme Link 高速总线、Universal Slot、液冷设计为核心，将基础设施带宽和系统密度提升至新高度。

硬件更新（Hardware Evolution）：

数字卡：PS5000 相较 PS1600 实现引脚密度 2×、速率 3×、存储 2× 的全面提升；
供电卡：XPS256 以 256×1A 无限 Ganging 的设计，统一覆盖从 mA 级 IoT 器件到 >1000A 级 HPC/AI 器件的全电流范围。

软件抽象（Software Abstraction）：Instrument Layer 将硬件差异屏蔽于 Abstraction Layer 之下，测试程序无需感知底层卡类型，大幅提升了测试资产的可移植性与平台升级的平滑性。

【芯片测试】：SmarTest 8 Hardware Overview

V93000 SmarTest 8 硬件体系架构解析

目录

1. 平台架构总览

2. Smart Scale 平台

2.1 机型分级

2.2 Smart Scale 物理组成

2.3 Smart Scale 可用卡类型

3. EXA Scale 平台

3.1 架构特点

3.2 EXA Scale 机型分级

3.3 EXA Scale 新增卡类型

4. SOC 家族 Test Head 结构

4.1 Smart Scale 槽位分配规则

4.2 EXA Scale 槽位分配规则

5. 数字卡：Pin Scale 1600 与 Pin Scale 5000

5.1 Pin Scale 1600（PS1600）

5.1.1 向量存储架构（Unified Memory Mode）

5.1.2 Board ADC 测量机制

5.1.3 Pogo 连接器与 DUT 接口

5.2 Pin Scale 5000（PS5000）

5.2.1 与 PS1600 的对比

5.2.2 向量存储扩展技术

5.2.3 物理结构

6. DPS 供电卡

6.1 DC Scale DPS128 系列

6.1.1 DPS128 仪器视图要点

6.1.2 DPS128 Pogo 线缆（E8023PA，8 IO-Pogo Blocks）

6.2 DC Scale XPS256

6.2.1 核心规格

6.2.2 应用覆盖

6.2.3 硬件架构

6.3 DPS 线缆类型对比

7. 仪器抽象层（Instrument Layer）

7.1 核心概念

7.2 仪器类型与硬件卡映射关系

8. 总结