2026 年 5 月 25 日，在上海举办的国际电路与系统研讨会（ISCAS 2026）上，华为董事、半导体业务部总裁何庭波正式发表韬（τ）定律，提出以 "时间缩微" 替代传统 "几何缩微"，通过逻辑折叠等核心技术，为半导体产业突破摩尔定律瓶颈提供新范式。
一、核心背景：摩尔定律陷入双重困境
过去数十年，半导体行业遵循摩尔定律，核心是 "几何缩微"------ 通过缩小晶体管物理尺寸、提升单位面积晶体管数量来提升性能。但当前该路径已逼近极限：
物理极限：制程逼近 2 纳米及以下时，量子隧穿效应、漏电问题凸显，电子控制难度激增。
经济极限：先进制程（如 3 纳米）晶圆厂投资超 200 亿美元，成本红利消退，仅少数企业能承担。
需求矛盾：AI、大模型等算力需求呈指数级增长，与制程放缓形成 "剪刀差"。
二、韬（τ）定律：核心是 "时间缩微"
"韬（τ）" 源自电路理论的时间常数，代表信号切换状态的基础耗时，τ 越小，电路运行越快。韬定律核心主张：
替代逻辑：以时间缩微（压缩信号时延）替代 "几何缩微"（缩小晶体管尺寸），系统性降低 τ，等效提升晶体管密度与性能。
核心目标：构建器件、电路、芯片、系统四层协同优化体系；预计 2031 年，高端芯片晶体管密度达等效 1.4 纳米制程水平。
实践基础：华为过去 6 年已量产381 款遵循韬定律的芯片，技术路径成熟。
三、关键技术：逻辑折叠（Logic Folding）
逻辑折叠是实现韬定律的核心，突破传统二维平面布局，从电路层面重构设计：
传统瓶颈：平面布局下，芯片规模扩大时，关键信号传输路径变长，延迟、功耗飙升。
折叠原理：将平面电路 "折叠" 为多层结构，缩短关键模块物理距离，把长路径转为短路径，大幅减少信号延迟与功耗。
四层优化体系：
器件层：优化晶体管与互连材料，降低电阻、寄生电容。
电路层：逻辑折叠缩短走线，提升晶体管密度。
芯片层：软硬件全栈协同，动态调度资源。
系统层：重构互联协议（如零取总线），降低通信延迟。
四、落地规划：麒麟芯片率先搭载
2026 年秋季：新一代麒麟手机芯片完整采用逻辑折叠技术，CPU 性能核心频率达 3.1GHz，性能大幅提升。
后续路线：
2027 年麒麟：频率 3.39GHz。
2028 年麒麟：频率 3.71GHz。
2029 年麒麟：频率突破 4GHz。
长期愿景：3-5 年内麒麟 SoC 效率提升 1 倍以上；2035 年 AI 硬件集成度增长 100 倍以上。
五、行业意义：换道超车的中国方案
突破限制：在 EUV 光刻机、先进制程受限背景下，不依赖极限制程，通过设计创新在 14/7nm 等成熟工艺上实现等效先进制程性能。
范式革新：非取代摩尔定律，而是补充几何缩微，为全球半导体提供 "第三条路径"，重塑产业格局。
开放合作：华为称 "未来属于开放合作"，期待与全球伙伴协同，推动半导体产业持续发展。