【SI_PCIe 02】快速了解PCIe硬件电路设计

[1. PCIe基本概念](#1. PCIe基本概念)

[2. PCIe物理层](#2. PCIe物理层)

[3. PCIe AC耦合电容](#3. PCIe AC耦合电容)

[4. PCIe信号定义](#4. PCIe信号定义)

[4.1. PCIe 插槽电源规范](#4.1. PCIe 插槽电源规范)

[4.2. PCIe信号时序](#4.2. PCIe信号时序)

[4.3. PCIe REFCLK信号](#4.3. PCIe REFCLK信号)

[4.3.1. CDR电路工作原理](#4.3.1. CDR电路工作原理)

[4.3.2. REFCLK参考时钟规范](#4.3.2. REFCLK参考时钟规范)

[4.3.3. 参考时钟架构](#4.3.3. 参考时钟架构)

[5. PCIe Retimer介绍](#5. PCIe Retimer介绍)

[5.1. Retimer芯片作用](#5.1. Retimer芯片作用)

[5.2. Retimer芯片改善信号的方式](#5.2. Retimer芯片改善信号的方式)

[6. PCIe Linear driver介绍](#6. PCIe Linear driver介绍)

1. PCIe基本概念

PCIe（Peripheral Component Interconnect Express）是高速串行计算机扩展总线标准，用于连接主板与各种高速设备（显卡、NVMe SSD、网卡、声卡、采集卡等）。

PCIe 是一种点对点、串行、差分、高速的 I/O 互连标准。

点对点连接：每个设备有独立的通道与 CPU 连接
串行传输：每条通道使用串行差分信号传输数据
可扩展带宽：通过增加通道（Lane）数量提升带宽
热插拔支持：支持设备热插拔与电源管理
向下兼容：低版本设备可在高版本插槽上运行（带宽按低版本）

2. PCIe物理层

PCIe 物理层位于整个协议栈最底层，负责所有数据包的收发传输，上层下发的 TLP 事务层数据包、DLLP 数据链路层数据包，都必须经由物理层完成发送与接收。

物理层内部划分为逻辑物理层（Logical PHY）与电气物理层（Electrical PHY，模拟 PHY）两个子层：

子层分类	层级定位	对接层级	核心功能	硬件属性
逻辑物理层（Logical PHY）	数字物理子层，PCIe物理层上层	向上对接数据链路层	1. 帧封装：为TLP、DLLP数据包添加起始、结束字符，完成数据帧封装； 2. 通道调度：发送端将数据分发至各Lane通道，接收端汇总各通道数据； 3. 编解码处理：执行8b/10b、128b/130b线路编解码；4. 链路配置：实现通路翻转、极性更换、链路对齐等数字逻辑配置； 5. 数据筛选：接收端剥离帧起止字符，纯净数据包上传至数据链路层。	纯数字逻辑电路，无模拟信号处理
电气物理层（Electrical PHY/模拟PHY）	模拟物理子层，PCIe物理层底层	向下对接Lane差分链路接口	1. 串并转换（SerDes）：实现并行数据与高速串行差分信号的相互转换； 2. 时钟恢复（CDR）：从高速数据流中还原时钟信号，保证传输同步； 3. 信号驱动与接收：驱动差分信号输出，接收链路输入信号； 4. 信号均衡补偿：修复高速传输中的信号衰减、抖动问题； 5. 硬件自动完成链路初始化、链路训练。	模拟电路为主，负责高速电气信号处理

按照 PCIe 协议规范，逻辑物理层可进一步划分为 MAC 层和 PCS 层。

发送方向（Tx）：数据链路层下发的数据首先进入 MAC 层完成链路逻辑控制与帧管理，再通过标准 PIPE 接口传递至 PCS 层；PCS 层完成编解码、帧起止符处理、通道对齐等数字处理后，将数据送入 PMA 层；最终由 PMA 层完成并串转换，将并行数据转为高速串行信号，通过差分链路发送出去。

接收方向（Rx）：链路差分信号首先进入 PMA 层，完成串并转换恢复为并行数据，再上传至 PCS 层；PCS 层对数据进行解析、校验、去帧头帧尾，还原出有效数据；随后通过 PIPE 接口交付给 MAC 层，最终由 MAC 层上传至数据链路层，完成一次完整接收流程。

PMA 层属于电气物理层，是 PCIe 物理层的最底层。电气物理层内部集成锁相环、时钟恢复电路、信号加重 / 去加重电路、串并 / 并串转换电路、差分驱动与接收电路。

发送端利用高频倍频时钟，将 PCS 层输出的并行逻辑字符转换为高速串行信号，再通过差分驱动器转换为标准差分电气信号，输出到链路通道。

接收端对链路上的微弱电气信号进行采集、整形与均衡，通过差分接收电路还原为逻辑信号，依靠时钟数据恢复电路（CDR）同步时序，最后将串行数据恢复为并行数据，向上交付逻辑子层处理。

3. PCIe AC耦合电容

AC 耦合电容串联在 PCIe 每条差分发送信号（TX-P/TX-N）路径上，又称隔直电容；是 PCIe 电气规范强制要求的器件。

核心原理：通交流、隔直流允许高速差分交流信号传输，阻断链路两端直流电压。

AC耦合电容核心作用：

隔离直流偏置电压（最核心）发送端 TX 驱动器、接收端 RX 芯片内部共模电压可能不一致；若无耦合电容，直流电位差会形成直流电流，破坏接收端内部 50Ω 终端电阻，甚至造成芯片 IO 损坏。接收端依靠内部电路重建最优共模电平。
支持热插拔 PCIe 设备支持热插拔，耦合电容隔离静态直流电压，避免插拔瞬间电压冲击损坏 SerDes。
阻断地环路电流主板与扩展卡之间存在地电位差，电容切断直流地环路，降低共模干扰。
不影响高速差分交流信号传输配合 PCIe 直流平衡编码（8b/10b /128b/130b），保证长时间连续 0/1 传输时信号低频分量不会过度衰减。

❗关键知识点：只放在 TX 发送端，RX 接收端不能额外增加耦合电容！

PCIe 规范规定：耦合电容部署在发送方一侧；接收端内部自带端接电路，RX 线路叠加电容会造成双重耦合，导致低频信号丢失、链路训练失败。

AC耦合电容PCB 硬件设计关键约束：

封装选型：优先 0201 > 0402；禁止 0603 大封装。更小封装降低等效串联电感 ESL，减少高频阻抗突变。介质优选 X7R MLCC。
布局规则：两颗差分电容严格对称摆放，距离 TX 芯片引脚尽量靠近，电容两端走线尽可能短、等长，差分对内两个电容必须使用相同封装、相同容值，禁止电容跨分割参考平面布线。
信号完整性风险：电容存在寄生电感，形成阻抗不连续点；布局不合理会引发信号反射、眼图闭合、抖动增大，严重时 LTSSM 链路训练失败。

4. PCIe信号定义

常规的PCIE应用场景主要分为两种，第1种为PCB板内走线，第2种为接插件的方式。如果是板内走线常见电路设计只需保证参考时钟（REFCLK）、高速数据差分对、复位信号即可，而对于PCIE插槽的方式，则需要按照PCIE协议要求的标准接口进行设计。

4.1. PCIe 插槽电源规范

PCIe 标准插槽定义三路电源：12V、3.3V、3.3Vaux。

电源名称	核心用途	供电特性	典型负载
12V	主功率供电	额定电流随插槽宽度 (x1/x4/x16) 增大；主电源域	GPU、加速卡、大功率扩展卡核心电路
3.3V	板卡常规逻辑供电	最大电流与插槽宽度无关；主电源域	普通逻辑电路、外设控制电路
3.3Vaux	待机辅助供电	待机持续通电，独立电源域	EEPROM、唤醒电路、管理接口、PM 管理模块

4.2. PCIe信号时序

信号名称	电平特性	核心功能	电路设计要点
PERST#	低有效	PCIe 全局复位信号；可触发冷复位 (Cold Reset)、热复位 (Warm Reset)	引脚推荐并联 100nF 电容，提升热插拔稳定性
WAKE#	低有效，开漏输出	唤醒信号；通知设备退出休眠 / 节能模式，恢复正常工作	建议预留上拉电阻；多数应用不使用低功耗功能可悬空
SMBus（SMB_DATA、SMB_CLK）	-	串行管理总线，功能近似 I²C；用于电源管理、温度监控、风扇控制	需要使用时必须添加上拉电阻，很多 PCIe 方案闲置不接
JATG（TAP）	3.3V	可选调试测试端口，芯片内部访问测试接口	量产板卡一般不焊接、不引出
PET/PER（Tx/Rx 差分信号）	高速差分信号	PCIe 高速数据收发差分链路	发送端串联 AC 耦合电容：Gen1/Gen2 推荐 100nF，Gen3/4/5 推荐 220nF
PRSNT#	低有效	热插拔在位检测信号，识别板卡是否插入插槽	PRSNT1# 默认接地；PRSNT2_1、PRSNT2_2 短接后外部上拉，接入主控

4.3. PCIe REFCLK信号

REFCLK（Reference Clock，参考时钟）是供给 PCIe SerDes 物理层的基准时钟源，为发送端 PLL 提供基础时钟，用于生成高速串行符号速率；接收端 CDR 虽然从数据流恢复时钟，但收发两端必须基于同源 / 规格匹配的参考时钟，保障链路能够稳定锁定。

PCIe 标准常用参考时钟频率：100 MHz（PCIe Gen1~Gen5 通用标准）。

PCIe 属于高速串行总线，不同于传统并行总线，不存在独立的时钟信号线伴随数据同步传输。并行总线依靠独立时钟配合选通信号锁存数据；但在高速场景下，额外传输时钟信号线无法消除时钟与数据之间的时序偏斜（Skew），限制传输速率提升。

为解决时序同步难题，高速串行 SerDes 采用内嵌时钟传输方案：发送端基于本地参考时钟将并行数据串行化，仅传输串行数据流；接收端不依靠外部独立时钟，通过内部电路从串行码流中提取同步时钟。该电路就是时钟数据恢复电路（CDR）。 CDR 是 SerDes 的核心模块，负责从输入数据流中分离时钟与有效数据，抑制链路传输引入的信号抖动与失真，完成串行数据解串并输出至后级数字电路；CDR 性能直接决定整套 SerDes 链路信号质量。

4.3.1. CDR电路工作原理

CDR 广泛应用于 PCIe、以太网、光纤通信等高速串行系统，保障收发两端数据同步采样。 CDR 内部基于锁相环（PLL）反馈架构工作：

捕捉串行数据流的边沿信息，提取内嵌时钟信息；
将提取到的时钟相位、频率与本地时钟对比；
根据相位差动态调节本地时钟，使本地时钟与数据流时序同步；
使用同步后的恢复时钟采样串行数据，还原原始并行数据。

4.3.2. REFCLK参考时钟规范

REFCLK 为 SerDes 收发器提供基础基准时钟：发送端利用 REFCLK 送入 PLL 倍频，生成高速串行比特时钟；接收端 REFCLK 仅作为本地 PLL 基准，采样数据依然依靠 CDR 从数据流恢复时钟，不直接使用 REFCLK 采样。REFCLK 电路设计，需要结合设备支持的最高 PCIe 速率，匹配对应的抖动、精度指标进行器件选型与 PCB 布局。

PCIe 版本	频率稳定度要求	REFCLK RMS 抖动指标（典型）
Gen1 ~ Gen4	±300 ppm	Gen3：≤1.0 ps
Gen5	±100 ppm	≤0.15 ps

4.3.3. 参考时钟架构

独立时钟模式（Separate RefClk）

每个 PCIe 设备各自拥有独立晶振产生 REFCLK，每一台 PCIe 设备配备独立参考时钟源（晶振、外部时钟发生器等），各设备依靠本地时钟产生 SerDes 高速时钟，收发两端时钟非同源。。

特点：收发两端时钟非同源，存在固有频差；
要求：依靠接收端 CDR 跟踪频率偏差；
劣势：时钟相位不相关，对 CDR 跟踪范围要求更高；嵌入式板卡较少使用。

分类全称	简称	配置特点	最大总频偏
Separate Refclk with No SSC	SRNS	独立时钟，禁止 SSC 扩频	±300 ppm（双向合计 600 ppm）
Separate Refclk with Independent SSC	SRIS	独立时钟，两端独立 SSC 扩频	±2800 ppm（双向合计 5600 ppm）（SSC 最大 5000ppm，晶振偏差 600ppm）

Data Clocked Rx Architecture（数据同步接收架构）

在该接收架构下，接收端仅依靠输入串行数据流本身的信号边沿提取时钟，不再需要外部供给 REFCLK 参考时钟源。接收电路通过专用时钟提取算法识别数据流的信号跳变边沿，从中重建稳定、精准的采样时钟，完成数据采样。典型实现方式包含差分信号比对、边沿检测、时钟数据恢复（CDR）算法。

Shared RefClk（共享参考时钟架构）

收发端同源参考时钟；开启 SSC 时，Gen1~4 频偏范围：-300~+2800 ppm，Gen5：-100~+2600 ppm。同源特性降低 Rx CDR 实现难度，节约硬件成本；保障多设备时序同步。链路处于 L0s/L1 低功耗模式时，CDR 可持续保持锁定，链路恢复至 L0 工作状态时延更短。

时钟架构	收发时钟同源	SSC 频偏范围	CDR 难度	L0s/L1 唤醒特性	典型应用
Shared RefClk(Common RefClk)	同源	Gen1~4：-300~+2800 ppmGen5：-100~+2600 ppm	低	CDR 可持续锁定，唤醒速度快	PC 主板、服务器、FPGA 载板
SRNS独立时钟（无 SSC）	非同源	±300 ppm（合计 600 ppm）	中等	长时间无数据流容易失锁	简易嵌入式扩展卡
SRIS独立时钟（独立 SSC）	非同源	±2800 ppm（合计 5600 ppm）	高	长时间无数据流容易失锁，唤醒时延高	外置热插拔加速卡
Data Clocked Rx	无本地 REFCLK	-	极高	缺少数据流边沿极易失锁	PCIe 极少使用，多用于其他串行 SerDes

5. PCIe Retimer介绍

在主板等硬件设计中，若 PCIe 链路走线较长，信号经过传输介质后衰减严重，无法满足协议信号质量要求，此时需要引入Retimer 信号重定时器芯片，延长 PCIe 信号传输距离，保障信号完整性与链路稳定性。

5.1. Retimer芯片作用

Retimer 可同时参与上行、下行两个方向的均衡协商，支持上游、下游链路独立配置均衡参数，能够将 PCIe 协议允许的最大链路衰减近似翻倍。芯片内部集成 CDR 时钟数据恢复模块，可重置信号抖动；同时搭载自适应均衡电路，能够根据通道损耗特性自动调整均衡参数。

核心功能	硬件电路组成	工作原理	核心作用	工程优势
模拟域自适应信号均衡补偿	接收端：CTLE + DFE 均衡电路发送端：三阶 FIR 滤波器	接收侧通过CTLE线性补偿高频损耗、DFE消除码间干扰；发送侧利用三阶FIR电路做信号预加重/去加重，针对链路损耗、串扰、噪声做动态自适应调节。	补偿长线传输带来的信号衰减、波形失真、串扰与噪声干扰，修复劣化的高速差分信号波形。	适配不同长度、不同材质的PCIe传输链路，自适应通道特性，信号调理精度高。
CDR时钟数据恢复与抖动净化	CDR时钟数据恢复电路、低通滤波电路	抓取输入数据流边沿恢复精准同步时钟，搭配低通滤波器滤除链路叠加的高频噪声与抖动，使用全新恢复时钟对数据重新采样输出。	彻底切断前级链路累积抖动，重整时钟与数据时序，输出干净、同步的全新信号。	区别于普通信号放大芯片，可实现信号"再生"，大幅提升高速链路信号质量，适配PCIe Gen4/Gen5高速场景。
PCIe协议交互与链路优化	LTSSM链路状态机、协议控制模块	具备完整PCIe协议解析能力，主动参与上下游设备的链路初始化与均衡协商，支持上行、下行链路独立配置优化参数。	智能优化上下游链路均衡参数，翻倍PCIe协议允许的最大链路衰减，有效延长信号传输距离。	兼容性强、链路稳定性高，解决主板长走线、扩展插槽远距离传输的链路训练失败、降速问题。

5.2. Retimer芯片改善信号的方式

高速 PCIe 链路依靠各类均衡技术补偿传输介质造成的高频损耗，均衡分为发送端均衡 与接收端均衡两大类：

均衡位置	均衡类型	技术名称	类别	实现原理简述
发送端	Tx 均衡	预加重 / 去加重（FIR）	线性均衡	提前增强高频分量，补偿通道损耗
接收端	Rx 均衡	CTLE	线性均衡	高通特性放大高频信号
接收端	Rx 均衡	FFE	线性均衡	通过相邻采样值线性修正电平
接收端	Rx 均衡	DFE	非线性均衡	使用已判决比特动态调整采样阈值，抑制 ISI

6. PCIe Linear driver介绍

除 Retimer 外，高速 PCIe 链路还可采用Redriver（线性驱动器，Linear Driver）实现信号调理。线性驱动器用于补偿传输介质带来的高频损耗，改善接收波形，抬升眼图水平、垂直张开度。本质为模拟线性器件，提供与频率相关的增益，不存在频率相关损耗；工作在线性区间时，输出幅度与输入幅度呈线性对应关系。

从功能架构对比：Redriver 缺少 CDR 时钟数据恢复模块，不具备信号重采样、抖动重整能力；但同样集成 EQ、CTLE、DFE 等均衡手段，实现波形优化。

参数对比	Redriver（线性驱动器）	Retimer（信号重定时器）
CDR 电路	无 CDR	内置 CDR 时钟数据恢复
工作模式	纯模拟线性放大、均衡，不重新采样信号	对信号重采样，再生全新差分信号
抖动特性	上下游抖动连续传递，无法切断抖动累积	CDR 隔离前后链路抖动，净化抖动
协议感知能力	大多不参与 LTSSM 链路训练，上下游均衡无法独立调节	协议感知，参与链路训练，上下游独立均衡协商
链路衰减上限	无法翻倍链路允许衰减	可近似将 PCIe 协议允许最大链路衰减翻倍
适用场景	中短距离 PCB 走线、成本敏感方案（PCIe4.0 及以下）	长走线、高速长线、PCIe4.0/5.0 远距离传输