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【PCIe】P2P DMAPCIe P2P (peer-to-peer communication)是PCIe的一种特性，它使两个PCIe设备之间可以直接传输数据，而不需要使用主机RAM作为临时存储。如下图3的走向

PCIe学习——重点提纲

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PCIe总线-事物层之TLP路由介绍（七）下图是一个PCIe总线系统示意图。此时RC发出一个TLP，经过Switch访问EP，TLP的路径为红色箭头所示。首先TLP从RC的下行OUT端口发出，Switch的上行IN端口接收到该TLP后，根据其路由信息，将其转发到Switch的下行OUT端口，随后TLP达到EP的IN端口，最后TLP到达EP设备。TLP从RC到EP的转发过程被称为TLP的路由过程。PCIe总线总共定义了三种路由方式，分别是基于地址（Address）路由、基于ID（BDF）路由和隐式（Implicit）路由。

DMAR: [INTR-REMAP] Present field in the IRTE entry is clear 的解决办法在使用FPGA开发PCIe的MSI-X中断相关功能时，一次测试过程中dmesg打印出如下错误，使用cat /proc/interrupts查看FPGA的PCIe驱动程序未收到MSIX中断。使用的系统为基于Intel x86_64的linux（RHEL8.9），基于Xilinx Ultrascale+HBM VCU128开发板作为PCIe终端设备进行开发。

基于PCIE4C的数据传输（三）——使用遗留中断与MSI中断本文继续基于PCIE4C IP核实现主机（RHEL 8.9）与FPGA（Xilinx Ultrascale+HBM VCU128开发板）间DMA数据传输时的中断控制。本文分为三个部分：FPGA设计、驱动程序设计、上板测试。

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Linux：PCIe的capability扩展空间字段解释以下为PCIe的截图示例[root@ngnodeb ~]# lspci -vvv -d 8086:0d5c 1b:00.0 Processing accelerators: Intel Corporation Device 0d5c (prog-if 01) Subsystem: Intel Corporation Device 0000 Control: I/O- Mem+ BusMaster- SpecCycle- MemWINV- VGASnoop- ParErr- Stepping- SERR+

PCIE Retimerretimer是一种PCIE的扩展设备，用于长距离高效地传输数据，起到一种中继器的作用。PCIe扫盲——ReTimer和ReDriver简介在EP和RC中间最多允许两级retimers级联，其可以分为纯模拟类，它是一种对物理层协议无关的芯片；另一种便是与物理层交互的芯片。下文介绍的便是这种参与物理成交互的retimer，它可以进行均衡，loopback物理层参与的功能。一个标准的Retimer包含2个Pseduo Ports (伪端口)，其中一个连接Upstream port设备，另一个连接Downs

高级FPGA开发之基础协议PCIe(二)在PCIe总线中，存储器读写、I/O读写和配置读写请求TLP主要由以下几类报文组成：存储器读写请求TLP的格式如下图：

《PCI Express体系结构导读》随记 —— 第II篇第4章 PCIe总线概述（5）接前一篇文章：《PCI Express体系结构导读》随记 —— 第II篇第4章 PCIe总线概述（4）

PCIE 4.0 Equalizaiton（LTSSM 均衡流程）在Tx端有FFE（Feed Forward Equalizer，前馈均衡器）；在Rx端有：CTLE（Continuous Time Linear Equalizer，连续时间线性均衡器）和DFE（Decision Feedback Equalizer，判决反馈均衡器）。通过FFE和CTLE，可以去除大部分由ISI所引入的抖动；通过DFE可以进一步去除ISI，它还能去除部分的阻抗失配所造成的反射。通过这些均衡处理，就能够最大程度上地保证在接收端判决输入处将眼图打开，保证信号的质量能够满足数据传输的要求。再

《PCI Express体系结构导读》随记 —— 第I篇第2章 PCI总线的桥与配置（27）接前一篇文章：《PCI Express体系结构导读》随记 —— 第I篇第2章 PCI总线的桥与配置（26）

HI3559AV100和FPGA 7K690T的PCIE接口调试记录-续上文https://blog.csdn.net/fzktongyong/article/details/134963814?spm=1001.2014.3001.5501 上一篇文中PCIE实测速度和理论计算有较大偏差，经过尝试后有所提升。

S4.2.4.5 Lane Polarity Inversion原文摘录：PCIe 协议规定，必须支持该特性。该特性的目标也是为了简化 PCB 的布线。每个 lane 都包含一组发送（Tx）和接收（Rx），而 Tx 和 Rx 分别包含两根差分信号线（D+ 和 D-）。Polarity Inversion 的作用就是把某个设备的 D+ 变成 D-，D- 变成 D+。

S4.2.4.3 Electrical Idle Sequence(EIOS)1.1 EIOS的具体码型1.2 EIOS的识别规则1.3 EIEOS的具体码型当某种状态下，发送器想要进入电器空闲状态的时候，发送器必须发送EIOSQ，也既是：电器Electrical Idle Odered Set Sequence。当然，除非在某些情况下，特殊制定，也是可以不发送EIOSQ的。

#Day Day Plan# 《NCB_PCI_Express_Base 5.0.1.0》pdf 译文笔记目录前言碎语第4章 Physical Layer Logic BlockS4.1 Introduction

紫光同创FPGA实现PCIE测速试验，提供PDS工程和Linux QT上位机源码和技术支持“苟利国家生死以，岂因祸福避趋之！”大洋彼岸的我优秀地下档员，敏锐地洞察到祖国的短板在于高精尖半导体的制造领域，于是本着为中华民族伟大复兴的中国梦贡献绵薄之力的初心，懂先生站在高略高度和长远角度谋划，宁愿背当代一世之骂名也要为祖国千秋万世谋，2018年7月，懂先生正式打响毛衣战，随后又使出恰勃纸战术，旨在为祖国先进制程半导体领域做出自主可控的战略推动；在此，请收下我一声谢谢啊！！！！！！

网卡介绍篇目录1.什么是网卡？2.网卡的演进3.网卡的主要功能4.服务器网卡介绍5.服务器网卡的分类6.网卡接口介绍

FPGA GTH aurora 8b/10b编解码 PCIE 视频传输，提供2套工程源码加QT上位机源码和技术支持没玩过GT资源都不好意思说自己玩儿过FPGA，这是CSDN某大佬说过的一句话，鄙人深信不疑。。。 GT资源是Xilinx系列FPGA的重要卖点，也是做高速接口的基础，不管是PCIE、SATA、MAC等，都需要用到GT资源来做数据高速串化和解串处理，Xilinx不同的FPGA系列拥有不同的GT资源类型，低端的A7由GTP，K7有GTX，V7有GTH，更高端的U+系列还有GTY等，他们的速度越来越高，应用场景也越来越高端。。。

Compute Express Link Link Layers (CXL2.0 Chapter4 )作为Flex Bus Physical layer和cxl.io transaction layer的中间桥梁。