12.6.1 I/O Interface Technology and Trend
最常见的信号协议就是**common clock (CC)**type，如下图所示：
当时钟速率升高之后，在发送组件和接收组件之间的时钟偏差会缩短周期时间，为了解决看这个问题，I/O设计者提出了source synchronous (SS) 和**clock forwarding (CF)**方案，如下图所示：
尽管新的SS信号方案提升了系统性能，但是传输大量数据的并行接口成为了新的瓶颈，如下图所示：
普遍认为超过1Gbps，就需要新的信号技术了。
讲了一些先进的技术，要不就是讲的太磨叽了，要不就是我水平不够看不进去，再修炼修炼吧（配图都是为了讲某种技术，不用贴出来了，用到的时候参阅）。
Phase-locked loop (PLL) 是一种常用的**clock recovery (CR)**电路，常用于早期以网络为中心的I/O链路，比如说：
- fiber channel (FC)
- gigabit ethernet (GBE)
- synchronized optical network (SONET)
- optical internetworking forum (OIF)
为了进一步提升数据的速率和降低bit error rate (BER) ，有了新的相位跟踪型电路(e.g., in SATA or PCI Express interfaces)，这里有能用到的东西了（最常见PCIE，这么看这一节写的还挺好的，根据技术的缺陷和对应的发展一路讲到这里，看来我还需提升水平啊），下图展示的就是现代以计算机为中心的Gbps的I/O链路的链接架构，例如PCI Express和FB DIMM，他们是用**phase interpolator (PI)**来恢复时钟信号：
12.6.2 I/O Testing and Challenges
早期的I/O testing是依赖于测试机ATE的，这种方法在common clock devices中非常好用，大概有几十年用ATE测试I/O都是很不错的选择；但是有了SS技术之后，ATE就不能很好的用于测试I/O了，因为它不能猜到DUT发回的响应在时序上的位置；但是高速的串行信号测试更具有挑战性，要求ATE能够处理异步接口，这样的ATE巨贵，一般是不能满足花费要求的；这样昂贵的ATE解决方案在数据通信领域可能可以被接受，但是在一般消费类产品上是不能被接受的，而且还有其他因素会让ATE更贵，所以无论是designers还是测试工程师都期待找到更好的解决方案。